JPH0235777A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0235777A JPH0235777A JP18596288A JP18596288A JPH0235777A JP H0235777 A JPH0235777 A JP H0235777A JP 18596288 A JP18596288 A JP 18596288A JP 18596288 A JP18596288 A JP 18596288A JP H0235777 A JPH0235777 A JP H0235777A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置及びその製造方法に関するもので、
特に低抵抗導電体膜によって構成される低抵抗化したゲ
ート電極を有するMOSFETの電気的特性の改良に係
るものである。
特に低抵抗導電体膜によって構成される低抵抗化したゲ
ート電極を有するMOSFETの電気的特性の改良に係
るものである。
従来の技術
MO8FET回路において、構成素子のmm化が進み、
トランジスタ内部の電界強度が増加するにしたがい、ド
レイン近傍の電界に加速された高エネルギーのホットキ
ャリアが信頼性を低下させる。そこで、前記問題を防ぐ
ために1.ソースとドレイン領域の相対向した部分に低
濃度の不純物拡散領域を設けることで、電界の集中を緩
和するLDD法やDDD法を用いることが一般的手法と
なっている。しかし前記LDD法では、ソース・ドレイ
ンの低濃度不純物領域の上にゲート電極が無いために、
前記低濃度不純物領域とゲート絶縁膜との間に蓄槽され
た電子を放出することができず、ホットキャリアの注入
による信頼性の低下を回避しきれない。そこで、第2図
に示すようなソース・ドレイン290の低濃度不純物領
域280の上部にもゲート電極230を形成して信頼性
を改善する方法が提案されている(第34回春季応用物
理学会、講演番号28p−D−5,1987年)。
トランジスタ内部の電界強度が増加するにしたがい、ド
レイン近傍の電界に加速された高エネルギーのホットキ
ャリアが信頼性を低下させる。そこで、前記問題を防ぐ
ために1.ソースとドレイン領域の相対向した部分に低
濃度の不純物拡散領域を設けることで、電界の集中を緩
和するLDD法やDDD法を用いることが一般的手法と
なっている。しかし前記LDD法では、ソース・ドレイ
ンの低濃度不純物領域の上にゲート電極が無いために、
前記低濃度不純物領域とゲート絶縁膜との間に蓄槽され
た電子を放出することができず、ホットキャリアの注入
による信頼性の低下を回避しきれない。そこで、第2図
に示すようなソース・ドレイン290の低濃度不純物領
域280の上部にもゲート電極230を形成して信頼性
を改善する方法が提案されている(第34回春季応用物
理学会、講演番号28p−D−5,1987年)。
一方、高速なトランジスタを得るために、多結晶シリコ
ン膜でJR成されたゲート電極」二に低抵抗導電体膜を
形成し、熱処理を施して、ゲート電極の低抵抗化をする
ことが一般的手段となってきている。例えば、低抵抗導
電体膜上して高融点金属あるいはそのシリサイドを、ゲ
ート電極でなる多結晶シリコン上に堆桔し、熱処理を施
すと、高融点金属あるいはそのシリサイドな容易に多結
晶ジノコンと反応して低抵抗化する。このようにして形
成された導電体膜のシール抵抗は約1〜10Ω/口と低
く、MO8FE’l”回路の高速化が期待できる。
ン膜でJR成されたゲート電極」二に低抵抗導電体膜を
形成し、熱処理を施して、ゲート電極の低抵抗化をする
ことが一般的手段となってきている。例えば、低抵抗導
電体膜上して高融点金属あるいはそのシリサイドを、ゲ
ート電極でなる多結晶シリコン上に堆桔し、熱処理を施
すと、高融点金属あるいはそのシリサイドな容易に多結
晶ジノコンと反応して低抵抗化する。このようにして形
成された導電体膜のシール抵抗は約1〜10Ω/口と低
く、MO8FE’l”回路の高速化が期待できる。
発明が解決しようきする課題
しかし前記第2図の構造では、ゲート電極に多結晶シリ
コン電極230,250,285を用いているために抵
抗値が大き(なり、トランジスタの動作速度に悪影響を
及ぼしていた。この場合、抵抗値を低くするためにはゲ
ート電極の高さを増加させる方法が考えられるが、これ
は基板表面の凹凸を大きくすることになり多層配線を困
難にする。
コン電極230,250,285を用いているために抵
抗値が大き(なり、トランジスタの動作速度に悪影響を
及ぼしていた。この場合、抵抗値を低くするためにはゲ
ート電極の高さを増加させる方法が考えられるが、これ
は基板表面の凹凸を大きくすることになり多層配線を困
難にする。
また、ゲート電極を低抵抗化するために、第2図の上部
多結晶シリコン電(4250や、多結晶ジノコン側壁2
85を、高融点金属やそのシリサイドなどの低抵抗導電
体膜に置き換える方法が考えなれる。(アイ・イ・イ・
イ エレクトロン デバイスレターズ’) (IEEE
EIECTRON DEVICE LETTEIIS
)、 VOL、EDL−8,Nn4.APRIL 1
987)。一般に、多結晶シリコン膜で構成されたゲー
ト電極上に低抵抗導電体膜を形成し熱処理を施すと、多
結晶シリコン膜と低抵抗導電体膜との界面で相互の構成
原子が移動して界面付近が合金化し、低抵抗化する。し
かし、多結晶シリコン膜の結晶粒と結晶粒との界面、す
なわち結晶粒界ではシリコン原子相互の結合力が弱いた
めに、低抵抗導電体膜構成原子との原子の置換が結晶粒
内より速く進行し、結晶粒界に沿って針状の低抵抗導電
体が成長しゃすい。この針状の低抵抗導電体が大きくな
ると、ゲート電極下の絶縁膜を破るために、多結晶シリ
コンが低抵抗導電体膜と接している界面近傍で、ゲート
電極がシリコン基板と短絡し、トランジスタの信頼性お
よび製造歩留を下げる。
多結晶シリコン電(4250や、多結晶ジノコン側壁2
85を、高融点金属やそのシリサイドなどの低抵抗導電
体膜に置き換える方法が考えなれる。(アイ・イ・イ・
イ エレクトロン デバイスレターズ’) (IEEE
EIECTRON DEVICE LETTEIIS
)、 VOL、EDL−8,Nn4.APRIL 1
987)。一般に、多結晶シリコン膜で構成されたゲー
ト電極上に低抵抗導電体膜を形成し熱処理を施すと、多
結晶シリコン膜と低抵抗導電体膜との界面で相互の構成
原子が移動して界面付近が合金化し、低抵抗化する。し
かし、多結晶シリコン膜の結晶粒と結晶粒との界面、す
なわち結晶粒界ではシリコン原子相互の結合力が弱いた
めに、低抵抗導電体膜構成原子との原子の置換が結晶粒
内より速く進行し、結晶粒界に沿って針状の低抵抗導電
体が成長しゃすい。この針状の低抵抗導電体が大きくな
ると、ゲート電極下の絶縁膜を破るために、多結晶シリ
コンが低抵抗導電体膜と接している界面近傍で、ゲート
電極がシリコン基板と短絡し、トランジスタの信頼性お
よび製造歩留を下げる。
また、多結晶シリコンと上層の低抵抗導電体膜の間に、
反応バリア層を設けて、ゲート絶縁膜の耐圧歩留を向ト
させる方法も提案されている。
反応バリア層を設けて、ゲート絶縁膜の耐圧歩留を向ト
させる方法も提案されている。
(第48図秋季応用物理学会、講演番号17p−Q−2
゜1987及び、アイ・イ・イ・イ トランザクション
オン エレクトロン デバイスズ(IEEE TRAN
SACTIONS ON ELECTIION
IIEVICES)、VOL、Eロー33.Nn4.A
PRll 1986)。しかし、この場合多結晶シリコ
ンと低抵抗導電体膜がゲートパターン全面で反応バリア
層を介して接している為、前記接触部の面積が大きくな
り、反応バリア層の反応抑制歩留がゲート絶縁膜の耐圧
歩留へ大きく影響する。
゜1987及び、アイ・イ・イ・イ トランザクション
オン エレクトロン デバイスズ(IEEE TRAN
SACTIONS ON ELECTIION
IIEVICES)、VOL、Eロー33.Nn4.A
PRll 1986)。しかし、この場合多結晶シリコ
ンと低抵抗導電体膜がゲートパターン全面で反応バリア
層を介して接している為、前記接触部の面積が大きくな
り、反応バリア層の反応抑制歩留がゲート絶縁膜の耐圧
歩留へ大きく影響する。
課題を解決するための手段
この問題を解決するために本発明は、MOSFETのゲ
ート電極を、LDD領域(ソース・ドレインの低濃度不
純物領域)を完全に覆う下層の多結晶シリコン膜と、前
記多結晶シリコン上層の一部に形成した低抵抗導電体膜
の間に、シリコン酸化膜を設け、上層の低抵抗導電体膜
と下層の多結晶シリコン膜上面の接続を、バリアメタル
を用いて、上層の低抵抗導電体膜の側壁で行った構造に
することおよびその製造方法を提供することである。
ート電極を、LDD領域(ソース・ドレインの低濃度不
純物領域)を完全に覆う下層の多結晶シリコン膜と、前
記多結晶シリコン上層の一部に形成した低抵抗導電体膜
の間に、シリコン酸化膜を設け、上層の低抵抗導電体膜
と下層の多結晶シリコン膜上面の接続を、バリアメタル
を用いて、上層の低抵抗導電体膜の側壁で行った構造に
することおよびその製造方法を提供することである。
作 用
本発明の方法により、低濃度不純物領域とゲート絶縁膜
との境界に注入されたホットキャリアを、低濃度不純物
領域上に形成した下層多結晶ジノコンゲート電極の作用
によって排出し、信頼性を向上することが可能となる。
との境界に注入されたホットキャリアを、低濃度不純物
領域上に形成した下層多結晶ジノコンゲート電極の作用
によって排出し、信頼性を向上することが可能となる。
さらに、注入されたホットキャリアがただちに排出され
るために、ゲート電極に電圧を加えた際に容易に低濃度
不純物領域に反転層を形成でき、結果としてソース電極
からゲート下を通りドレイン電極に至る領域の直流電気
抵抗を低減でき、トランジスタの実効的増幅率を向上で
きる。また同時に、低抵抗導電体膜と側壁のバリアメタ
ルの接触面積が小さい為、低抵抗導電体原子下部多結晶
シリコン部への拡散をバリアメタルで阻止する確率が高
くなる。このため、ゲート電極の低抵抗化が歩留りよく
安定してできるようになり、MO3FET回路の高速化
が可能となる。
るために、ゲート電極に電圧を加えた際に容易に低濃度
不純物領域に反転層を形成でき、結果としてソース電極
からゲート下を通りドレイン電極に至る領域の直流電気
抵抗を低減でき、トランジスタの実効的増幅率を向上で
きる。また同時に、低抵抗導電体膜と側壁のバリアメタ
ルの接触面積が小さい為、低抵抗導電体原子下部多結晶
シリコン部への拡散をバリアメタルで阻止する確率が高
くなる。このため、ゲート電極の低抵抗化が歩留りよく
安定してできるようになり、MO3FET回路の高速化
が可能となる。
実 施 例
以下、本発明の一実施例を、低抵抗導電体膜にタングス
テン膜を用いた場合について第1図を参照して詳細に説
明する。
テン膜を用いた場合について第1図を参照して詳細に説
明する。
(1) シリコン基板100の一表面上に周知の選択
酸化法でフィールドシリコン酸化膜110を形成し、更
にアクティブ領域に薄いシリコン酸化膜120を形成す
る。
酸化法でフィールドシリコン酸化膜110を形成し、更
にアクティブ領域に薄いシリコン酸化膜120を形成す
る。
次いで、全面に約1100nの多結晶シリコン膜130
を化学的気相成長法(CVD)で形成し、しかる後、り
ん(P)等の不純物を拡散してその多結晶シリコン膜1
30を低抵抗体にする。
を化学的気相成長法(CVD)で形成し、しかる後、り
ん(P)等の不純物を拡散してその多結晶シリコン膜1
30を低抵抗体にする。
この場合、ドープト多結晶シリコン膜という熱処理を行
うことによって低抵抗体になるものをCvDによって成
長させれば、上記不純物拡散を省略してもよい。
うことによって低抵抗体になるものをCvDによって成
長させれば、上記不純物拡散を省略してもよい。
次いで、反応阻止層とする約50〜1100nのシリコ
ン酸化膜を、たとえばCVD法で堆積し、さらに物理蒸
着法により約1100nのタングステン膜150を堆積
した後、シリコン酸化膜160をCVD法で堆積する〔
第1図(a)〕。
ン酸化膜を、たとえばCVD法で堆積し、さらに物理蒸
着法により約1100nのタングステン膜150を堆積
した後、シリコン酸化膜160をCVD法で堆積する〔
第1図(a)〕。
(2) 次いで、周知のホトリソ工程によってゲート
電極のレジストで形成したパターン170を形成し、こ
のレジストパターン170をマスクとして異方性ドライ
エツチングによってシリコン酸化膜160およびタング
ステン膜150をエツチングし、さらに前記マスクを用
いてシリコン酸化膜140をエツチングする。一般にド
ライエツチングにおいて、通常、多結晶シリコンのエツ
チング速度と、高融点金属またはそのシリサイドのエツ
チング速度にはほとんど差がなく、多結晶シリコン上面
に直接高融点金属が堆積されている場合、高融点金属の
み制御性よ(エツチングする事は困難である。しかし、
この場合、上層のタングステン膜150とシリコン酸化
膜140のエツチング選択比、および前記シリコン酸化
膜140と下層の多結晶シリコン膜130のエツチング
選択比をそれぞれ大きくすることが出来る為、下層の多
結晶シリコン130を残してエツチングすることが容易
に可能となる。次いで、前記レジストパターンで形成し
たパターン170をマスクとして約1013〜10/c
+Jのリンをイオン注入し、シリコン基板100に低濃
度不純物領域(N−領域〉180を形成する〔第1図(
b)〕。
電極のレジストで形成したパターン170を形成し、こ
のレジストパターン170をマスクとして異方性ドライ
エツチングによってシリコン酸化膜160およびタング
ステン膜150をエツチングし、さらに前記マスクを用
いてシリコン酸化膜140をエツチングする。一般にド
ライエツチングにおいて、通常、多結晶シリコンのエツ
チング速度と、高融点金属またはそのシリサイドのエツ
チング速度にはほとんど差がなく、多結晶シリコン上面
に直接高融点金属が堆積されている場合、高融点金属の
み制御性よ(エツチングする事は困難である。しかし、
この場合、上層のタングステン膜150とシリコン酸化
膜140のエツチング選択比、および前記シリコン酸化
膜140と下層の多結晶シリコン膜130のエツチング
選択比をそれぞれ大きくすることが出来る為、下層の多
結晶シリコン130を残してエツチングすることが容易
に可能となる。次いで、前記レジストパターンで形成し
たパターン170をマスクとして約1013〜10/c
+Jのリンをイオン注入し、シリコン基板100に低濃
度不純物領域(N−領域〉180を形成する〔第1図(
b)〕。
(3)前記レジストで形成したパターン170を除去し
た後、窒化チタンIII L 85を形成する〔第1図
(C)〕。
た後、窒化チタンIII L 85を形成する〔第1図
(C)〕。
(4) 次いで、異方性ドライエツチングにより窒化
チタン膜185及び多結晶シリコン膜130をエツチン
グしく側壁形成)、次いで1015/cJの砒素をイオ
ン注入し、ソース・ドレイン領域190を形成する(第
1図ω)〕。
チタン膜185及び多結晶シリコン膜130をエツチン
グしく側壁形成)、次いで1015/cJの砒素をイオ
ン注入し、ソース・ドレイン領域190を形成する(第
1図ω)〕。
(5)次いで、層間絶縁膜195を形成し、続いで熱処
理を行い、前記イオン注入された不純物を活性化する。
理を行い、前記イオン注入された不純物を活性化する。
次いでレジストを用いて形成した所定のパターンをエツ
チングマスクとして、エツチング法でコンタクトホール
196を設け、その後、例えばスパッタ法によりアルミ
ニウム膜を形成し、周知のホトリソ技術を用いて所定の
アルミニウム電極パターン197を形成する〔第1図(
e)〕。
チングマスクとして、エツチング法でコンタクトホール
196を設け、その後、例えばスパッタ法によりアルミ
ニウム膜を形成し、周知のホトリソ技術を用いて所定の
アルミニウム電極パターン197を形成する〔第1図(
e)〕。
以上の一連の工程によって、所望のMOSFETか形成
できる。
できる。
本実施例において、低抵抗導電体膜としてタングステン
を用いたが、他の高融点金属やそのシリサイドであって
も良い。
を用いたが、他の高融点金属やそのシリサイドであって
も良い。
発明の効果
本発明の方法により、LDD領域(ソース・ドレインの
低濃度不純物領域)とゲート酸化膜の境界に注入された
ホットエレクトロンを、効果的に排出し、信頼性を向上
させ、また同時に、低抵抗導電体原子の下部多結晶シリ
コン電極への拡散を、シリコン酸化膜を用いた反応阻止
層とゲート側壁に形成したバリアメタル膜で阻止し、ゲ
ート電極の抵抗値を均一に低減し、MOSFETの動作
速度を向上させることが可能となる。
低濃度不純物領域)とゲート酸化膜の境界に注入された
ホットエレクトロンを、効果的に排出し、信頼性を向上
させ、また同時に、低抵抗導電体原子の下部多結晶シリ
コン電極への拡散を、シリコン酸化膜を用いた反応阻止
層とゲート側壁に形成したバリアメタル膜で阻止し、ゲ
ート電極の抵抗値を均一に低減し、MOSFETの動作
速度を向上させることが可能となる。
第1図は本発明の実施例を示す製造工程断面図、第2図
は従来例を示す断面構造図である。 lOO・・・・・・シリコン基板、120・・・・・・
酸化膜、130・・・・・・多結晶シリコン膜、140
・・・・・・シリコン酸化膜、150・・・・・・タン
グステン膜、1.80・・・・・・N″領域185・・
・・・・窒化チタン膜、190・・・・・・ソース・ド
レイン領域、196・・・・・・コンタクトホール、1
97・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟野重孝 はか1名1図 ことl、ン /150り称テン粟 第 l 図 (0ン /85窒化チタン別( (b) 17θレジストノ迦ダーン (d−ジ taS覧化チタン1填 lqOソース ドレイン領域
は従来例を示す断面構造図である。 lOO・・・・・・シリコン基板、120・・・・・・
酸化膜、130・・・・・・多結晶シリコン膜、140
・・・・・・シリコン酸化膜、150・・・・・・タン
グステン膜、1.80・・・・・・N″領域185・・
・・・・窒化チタン膜、190・・・・・・ソース・ド
レイン領域、196・・・・・・コンタクトホール、1
97・・・・・・アルミニウム電極。 代理人の氏名 弁理士 粟野重孝 はか1名1図 ことl、ン /150り称テン粟 第 l 図 (0ン /85窒化チタン別( (b) 17θレジストノ迦ダーン (d−ジ taS覧化チタン1填 lqOソース ドレイン領域
Claims (4)
- (1)MOSFETのゲート電極として、LDD領域(
ソース・ドレインの低濃度不純物領域)を完全に覆う下
層の多結晶シリコン膜と、前記多結晶シリコン上面の一
部に形成した低抵抗導電体膜の間に、シリコン酸化膜を
設け、上層の低抵抗導電体膜と下層の多結晶シリコン膜
上面の接続を、バリアメタルを用いて、上層の低抵抗導
電体膜の側壁で行った構造を有することを特徴とする半
導体装置。 - (2)半導体基板の主面上に設けられたゲート絶縁膜上
に、多結晶シリコン膜、第一のシリコン酸化膜、低抵抗
導電体膜、第二のシリコン酸化膜を順に形成し、しかる
後、前記第二のシリコン酸化膜、低抵抗導電体膜、第一
のシリコン酸化膜を選択的に順に除去して第一のパター
ンを形成する工程と、前記第一のパターンをマスクとし
て前記半導体中に不純物を導入し、その後、前記第一の
パターン側面にバリアメタル層を形成し、前記第一のパ
ターンと前記バリアメタル層からなる第二のパターンを
マスクとして前記多結晶シリコン膜を選択的に除去する
工程と、前記第二のパターンをマスクとして前記半導体
中に不純物を導入し、層間絶縁膜を設けた後、所定の部
分に開孔部を設け、その後、所定のアルミニウム電極を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。 - (3)低抵抗導電体膜として、高融点金属およびそのシ
リサイドを用いたことを特徴とする特許請求の範囲第2
項記載の半導体装置の製造方法。 - (4)バリアメタルとして、窒化チタンを用いたことを
特徴とする特許請求の範囲第2項記載の半導体装置の製
造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18596288A JPH0235777A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18596288A JPH0235777A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0235777A true JPH0235777A (ja) | 1990-02-06 |
Family
ID=16179924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18596288A Pending JPH0235777A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0235777A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0258237A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体装置 |
JPH02180027A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | Mos型半導体装置 |
US5102815A (en) * | 1990-12-19 | 1992-04-07 | Intel Corporation | Method of fabricating a composite inverse T-gate metal oxide semiconductor device |
US5210435A (en) * | 1990-10-12 | 1993-05-11 | Motorola, Inc. | ITLDD transistor having a variable work function |
US5568418A (en) * | 1992-09-30 | 1996-10-22 | Sgs-Thomson Microelectronics S.R.L. | Non-volatile memory in an integrated circuit |
US5798279A (en) * | 1992-09-30 | 1998-08-25 | Sgs-Thomson Microelectronics S.R.L. | Method of fabricating non-volatile memories with overlapping layers |
-
1988
- 1988-07-26 JP JP18596288A patent/JPH0235777A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0258237A (ja) * | 1988-08-24 | 1990-02-27 | Nec Corp | 半導体装置 |
JPH02180027A (ja) * | 1988-12-29 | 1990-07-12 | Nec Corp | Mos型半導体装置 |
US5210435A (en) * | 1990-10-12 | 1993-05-11 | Motorola, Inc. | ITLDD transistor having a variable work function |
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US5798279A (en) * | 1992-09-30 | 1998-08-25 | Sgs-Thomson Microelectronics S.R.L. | Method of fabricating non-volatile memories with overlapping layers |
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