KR100350748B1 - 반도체장치의제조방법 - Google Patents

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Abstract

(과제) 티탄 실리사이드층과 P 형 불순물층의 접촉저항이 증대되어 P 형 MOS 트랜지스터의 전류구동능력이 저하되는 것을 방지한다.
(해결수단) P 형 소스·드레인 영역 (7) 을 형성하기 위한 제1 P 형 불순물의 이온주입공정과 활성화를 위한 열처리공정후, 제2 P 형 불순물의 이온주입공정, 적어도 소스·드레인부의 확산층을 아몰퍼스화하기 위한 제 3 불순물을 이온주입하는 공정 및, 티탄 실리사이드층 (9) 을 형성하는 공정을 포함하고 있다. 그럼으로써, 티탄 실리사이드층과 P 형 불순물층의 접촉저항을 저감하여 P 형 MOS 트랜지스터의 전류구동능력을 향상시킨다.

Description

반도체장치의 제조방법 {METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 금속 실리사이드를 가지는 반도체장치의 제조방법에 관한 것이다.
이러한 종류의 반도체장치의 제조방법에 대해 도 6 을 참조하여 제조공정을 따라 다음에 설명한다.
우선, 도 6 (A) 에 나타내는 바와 같이, 실리콘 (Si) 으로 이루어지는 반도체 기판 (1) 에 소자분리영역 (2) 을 선택적으로 형성하고, N 웰 영역 (3) 을 인 (P) 의 이온주입에 의해 형성하고, 게이트 산화막 (4) 을 형성하고, 폴리실리콘으로 이루어지는 게이트 전극 (5) 을 형성하고, 산화막으로 이루어지는 사이드·월 (6) 을 게이트 전극 (5) 의 측벽에 형성하고, BF2이온을, 예를 들면 가속 에너지 20 keV, 도우즈량 (dosage) 3E15 (= 3 × 1015) ㎝-2의 조건에서 이온주입하고, 예를 들면 질소 분위기중 1000 ℃, 10 초의 조건에서 열처리하여 활성화시킴으로써, P 형 소스·드레인 영역 (7) 을 형성한다.
이어서, 도 6 (B) 에 나타내는 바와 같이, 비소 (As) 를, 예를 들면 30 keV, 3E14 ㎝-2의 조건에서 이온주입함으로써, P 형 소스·드레인 영역 (7) 및 게이트 전극 (5) 의 표면을 아몰퍼스화한다.
이어서, 도 6 (C) 에 나타내는 바와 같이, 티탄 (Ti) 을 스퍼터법에 의해 형성하고, 예를 들면 700 ℃, 30 초의 열처리에 의하여 적어도 P 형 소스·드레인 영역 (7) 및 게이트 전극 (5) 위에 티탄 실리사이드층 (9) 을 형성하고, 암모니아：과산화수소：물을 1：1：5 의 비율로 혼합한 용액을 사용하여 미반응의 티탄을 제거하고, 그 후 예를 들면 800 ℃, 10 초의 열처리에 의하여 티탄 실리사이드층 (9) 의 저저항화를 실행한다.
이 때, 산화막으로 이루어지는 소자분리영역 (2), 사이드·월 (6) 의 표면에는 티탄 실리사이드가 형성되지 않는다. 실제로는, 그 후 층간절연막이 형성되며, 콘택트·홀이 형성되고, 배선이 형성되는 것인데, 이들 공정은 본 발명의 주제에 직접 관계되지 않기 때문에 여기에서는 생략한다.
이와 같은 종래의 제조방법에서는, 반도체 기판 (1) 위에서 티탄 실리사이드층 (9) 이 형성될 때에, P 형 불순물 확산층에 함유되는 보론 (B) 이 보다 농도가 낮은 티탄 실리사이드층 (9) 으로 빨아 올려지기 때문에, P 형 불순물 확산층의 표면 부분의 보론 농도가 낮아진다.
따라서, 티탄 실리사이드층 (9) 과 P 형 불순물 확산층의 접촉저항이 증대되어 P 형 MOS 트랜지스터의 전류구동능력이 저하된다는 문제점을 가진다.
이와 같은 문제점을 해소하기 위한 종래의 방법으로서, 예를 들면 일본 공개특허공보 평4-150019 호에는 티탄 실리사이드층을 형성하여도 P 형 불순물 확산층과 티탄 실리사이드의 계면에 있어서의 보론 농도를 저하시키지 않도록 함으로써 양층간의 접촉저항을 억제하기 위하여, 다음과 같은 제조방법이 제안되어 있다.
도 7 은 이 종래의 제조방법을 공정순으로 나타내는 도면이다. 우선, 도 7 (A) 를 참조하여 실리콘을 주성분으로 하는 반도체 기판 (1) 에 소자분리영역 (2) 을 형성하고, N 웰 영역 (3) 의 형성후에 반도체 기판 (1) 에 대하여 보론을 이온주입하여 활성화함으로써, 반도체 기판 (1) 의 표면 근방에 P 형 소스·드레인 영역 (7) 을 형성한다.
이어서, 도 7 (B) 에 나타내는 바와 같이, TiCl4를 이온소스에 사용하여 티탄이온을 주입 에너지 30 keV, 도우즈량 IE17 ㎝-2만큼 주입함으로써, P 형 소스·드레인 영역 (7) 의 표면 근방에 티탄이온을 주입한다.
이와 같이 하여 티탄이온을 주입하면, P 형 불순물을 함유한 실리콘 사이에 티탄이온이 혼재한 상태로 된다. 그리고, 이 상태에서 보론을 주입 에너지 20 keV 로 도우즈량 1E15 ㎝-2정도 이온주입한다.
그 후, 램프 어닐 (lamp anneal) 법에 의하여 400 ℃ 에서 900 ℃ 정도의 열 어닐을 실시하면, 도 7 (C) 에 나타내는 바와 같이 반도체 기판 부분에서는 티탄과 실리콘이 반응하여 티탄 실리사이드층 (9) 을 형성한다.
한편, 소자분리영역 등의 산화막 위에서는 티탄 실리사이드는 형성되지 않는다. 티탄과 실리콘이 반응하여 티탄 실리사이드로 되는 과정에서 티탄 실리사이드 중의 보론이 외방 (外方) 확산되지만, 실리사이드층의 두께는 약 50 ㎚ 임에 비하여 보론 농도의 피크는 깊이 약 60 ㎚ 이기 때문에, 티탄 실리사이드 중의 보론이 확산되어도 실리콘과 티탄 실리사이드에 있어서 보론의 농도는 매우 높으므로, 후 공정에 있어서 열이 가해짐으로써 티탄 실리사이드 중으로 보론이 확산되지만, 실리콘과 티탄 실리사이드의 계면에 있어서 보론의 농도가 낮아지지 않기 때문에, 티탄 실리사이드와 P 형 불순물 확산층의 접촉저항의 증가를 억제할 수 있다.
그러나, 상기 일본 공개특허공보 평4-150019 호에 제안되는 제조방법에서는 티탄이 이온주입에 의해 형성되어 있기 때문에, 완전한 조성비를 가진 티탄 실리사이드, 즉 TiSi2가 형성되기 어렵다라는 문제점을 가지고 있다. TiSi2는 C54의 구조로 되어 비로소 층 저항이 10 Ω/sq. 이하까지 저항이 내려간다.
이와 같은 저저항의 TiSi2를 형성할 수 있는 것은 Ti 를 스퍼터로 형성하고, 최적의 조건에서 어닐된 경우에 한한다.
그리고 상기한 바와 같이 티탄을 스퍼터법에 의해 형성하고 어닐하여 티탄 실리사이드를 형성하는 도 6 에 나타낸 종래의 방법에서는, 티탄 실리사이드층과 P 형 불순물층의 접촉저항이 증대되어 P 형 MOS 트랜지스터의 전류구동능력이 저하된다는 문제점이 있다.
그 이유는 티탄 실리사이드가 형성될 때에 P 형 불순물 확산층에 함유되는보론이 보다 농도가 낮은 티탄 실리사이드층으로 빨아 올려지기 때문에, P 형 불순물 확산층의 표면 부분의 농도가 낮아지기 때문이다.
따라서, 본 발명은 상기 문제점을 해소하기 위하여 이루어진 것으로서, 그 목적은 티탄 실리사이드층과 P 형 불순물층의 접촉저항이 증대되어 전류구동능력이 저하되는 것을 방지하고, 고속의 반도체장치를 얻기 위한 제조방법을 제공하는 데 있다.
도 1 (A),(B) 는 본 발명에 관한 반도체장치의 제조방법의 제 1 실시예를 공정순으로 나타내는 단면도이다.
도 2 (C),(D) 는 본 발명에 관한 반도체장치의 제조방법의 제 1 실시예를 공정순으로 나타내는 단면도이다.
도 3 (A),(B) 는 본 발명에 관한 반도체장치의 제조방법의 제 2 실시예를 공정순으로 나타내는 단면도이다.
도 4 (C),(D) 는 본 발명에 관한 반도체장치의 제조방법의 제 2 실시예를 공정순으로 나타내는 단면도이다.
도 5 는 본 발명의 제 1 실시예의 작용효과를 종래의 제조방법과 비교하여 나타내는 도면이다.
도 6 (A) ∼ (C) 는 종래의 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.
도 7 (A) ∼ (C) 는 다른 종래의 반도체장치의 제조방법을 공정순으로 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 기판 2 : 소자분리영역
3 : N 웰 영역 4 : 게이트 산화막
5 : 게이트 전극 6 : 사이드·월
7 : P 형 소스·드레인 영역 8 : 포토·레지스트
9 : 티탄 실리사이드층
상기 목적을 달성하기 위하여 본 발명에 관한 반도체장치의 제조방법은, 소스·드레인을 형성하기 위한 제1 P 형 불순물의 이온주입공정과 활성화를 위한 열처리공정, 제2 P 형 불순물의 이온주입공정, 적어도 소스·드레인부의 확산층을 아몰퍼스화하는 공정 및, TiSi2를 형성하는 공정을 포함하고 있다.
본 발명에 의하면, 소스·드레인 영역 형성후인 TiSi2형성전에 보론을 이온주입하고 있다. 따라서, TiSi2화될 때에 확산층 중의 보론의 빨아 올려짐이 없어지므로, TiSi2와 접촉하고 있는 부분의 실리콘 중의 보론 농도가 높게 유지되어 접촉저항을 저감할 수 있다. 그러므로, 트랜지스터의 온(ON) 전류가 증가, 회로동작속도를 향상시킬 수 있다.
본 발명의 실시형태에 대하여 다음에 설명한다. 본 발명의 반도체장치의 제조방법은 그 바람직한 실시형태에 있어서, (a) 소스·드레인을 형성하기 위한 제1 P 형 불순물을 이온주입하는 공정, (b) 주입한 이온의 활성화를 위한 열처리공정 (도 1 (A) 참조), 제2 P 형 불순물의 이온주입을 실행하는 공정 (도 1 (B) 참조), (c) 적어도 소스·드레인부의 확산층을 아몰퍼스화하기 위한 제 3 불순물을 이온주입하는 공정 (도 1 (C) 참조) 및, (d) 티탄 실리사이드 (TiSi2) 를 형성하는 공정 (도 1 (D) 참조) 을 포함한다.
상기 공정에 있어서, 제1 P 형 불순물은 바람직하게는 BF2로 된다. 또한 상기 제2 P 형 불순물은 B 또는 BF2로 된다. 그리고, 상기 제 3 불순물은 바람직하게는 As 로 된다.
본 발명은 그 바람직한 실시형태에 있어서, 상기 TiSi2를 형성하는 공정 (d) 이 (d-1) Ti 를 스퍼터법에 의해 형성하는 공정, (d-2) 제 1 열 어닐공정, (d-3) 미반응의 Ti 를 습식 에칭에 의해 제거하는 공정 및, (d-4) 제 2 열 어닐공정을 포함한다.
또한, 본 발명은 그 바람직한 실시형태에 있어서, 상기 제2 P 형 불순물의 이온주입은 회전경사주입으로 실행된다.
이어서, 상기한 본 발명의 실시형태에 대하여 더욱 상세하게 설명하기 위하여, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
실시예 1
도 1 및 도 2 는 본 발명의 제 1 실시예의 제조방법을 공정순으로 설명하기 위한 단면도이다. 그리고, 도 1 및 도 2 는 단지 도면작성의 편의상 도면을 분리한 것이다.
우선, 도 1 (A) 를 참조하여, 실리콘으로 이루어지는 반도체 기판 (1) 에 소자분리영역 (2) 을 선택적으로 형성하고, N 웰 영역 (3) 을 인의 이온주입 (주입조건은, 예를 들면 1003E14 ㎝-2) 에 의해 형성하고, 막두께가 예를 들면 5 ㎚ 인 게이트 산화막 (4) 을 형성하고, 막두께가 예를 들면 200 ㎚ 인 폴리실리콘으로 이루어지는 게이트 전극 (5) 을 형성하고, 산화막으로 이루어지는 사이드·월 (6) 을 게이트 전극 (5) 의 측벽에 형성하고, BF2이온을, 예를 들면 가속 에너지 20 keV, 도우즈량 3E15 ㎝-2의 조건에서 이온주입하고, 비산화 분위기중, 예를 들면 질소 분위기중 1000 ℃, 10 초의 조건에서 열처리하여 활성화시킴으로써, P 형 소스·드레인 영역 (7) 을 형성한다.
이어서, 도 1 (B) 에 나타내는 바와 같이, P 형 소스·드레인 영역 (7) 을 포함하는 영역에 포토레지스트 (8) 등을 마스크하여 선택적으로 BF2이온을 사이드 주입한다. 이 때의 이온주입조건은, 예를 들면 가속 에너지 20 keV, 도우즈량 1E15 ㎝-2, 주입각도 0°의 조건에서 실행한다.
이어서, 도 2 (C) 에 나타내는 바와 같이, 비소를 예를 들면 30 keV, 도우즈량 13E14 ㎝-2의 조건에서 주입함으로써, P 형 소스·드레인 영역 (7) 및 게이트 전극 (5) 의 표면을 아몰퍼스화한다.
이어서, 도 2 (D) 에 나타내는 바와 같이, 티탄을 스퍼터법에 의해 형성하고, 예를 들면 700 ℃, 30 초의 열처리에 의하여, 적어도 P 형 소스·드레인 영역(7) 및 게이트 전극 (5) 위에 티탄 실리사이드층 (9) 을 형성하고, 암모니아：과산화수소수：물을 1：1：5 의 비율로 혼합한 용액을 사용하여 미반응의 티탄을 제거하고, 그 후 예를 들면 800 ℃, 10 초의 열처리에 의하여 티탄 실리사이드층 (9) 의 저저항화를 실행한다.
이 때, 산화막으로 이루어지는 소자분리영역 (2), 사이드·월 (6) 의 표면에는 티탄 실리사이드는 형성되지 않는다. 실제로는, 그 후 층간절연막이 형성되며, 콘택트·홀이 형성되고, 배선이 형성되는 것인데, 본 발명의 주제에 직접 관계되지 않기 때문에 여기에서는 설명을 생략한다.
이어서, 본 발명의 제 1 실시예의 작용효과에 대하여 다음에 설명한다. 본 발명의 제 1 실시예에서는 소스·드레인의 불순물 활성화 전에, TiSi2화 전에 P 형 소스·드레인 영역에 다시 BF2가 주입되기 때문에, 티탄 실리사이드화될 때에 실리콘 중의 보론이 빨아들여져도 실리콘 중에는 충분한 양의 보론이 존재하므로, 티탄 실리사이드층과 실리콘의 접촉저항은 저감되어 트랜지스터의 온 전류가 향상된다.
또한, 본 발명의 제 1 실시예에 있어서, 티탄은 스퍼터법으로 형성하고 있기 때문에, 티탄 실리사이드가 형성되기에 충분한 농도의 티탄원자가 존재하므로 저저항의 티탄 실리사이드층이 얻어진다.
도 5 에, P 형 MOS 트랜지스터의 온 (on) 전류를, 본 실시예와, 비교예로서 도 6 을 참조하여 설명한 제 1 종래예 및, 도 7 을 참조하여 설명한 제 2 종래예를 비교하여 나타낸다.
도 5 를 참조하여, 본 실시예에 의하면, 제 1 종래예의 경우보다 약 5 %, 제 2 종래예의 경우보다 약 8 % 의 온 전류 향상을 실현할 수 있다.
이 이유는 제 1 종래예보다 P 형 소스·드레인 영역의 실리콘과 티탄 실리사이드 사이의 접촉저항이 감소하기 때문에, 또한 제 2 종래예보다 티탄 실리사이드의 층 저항이 낮기 때문이다.
실시예 2
이어서, 본 발명의 제 2 실시예에 대하여 도 3 및 도 4 를 참조하여 설명한다. 소자분리영역, 게이트 산화막, 게이트 전극 등을 형성하여 소스·드레인 영역을 이온주입 및 활성화에 의하여 형성하는 시점까지는 상기 제 1 실시예와 동일하기 때문에 설명을 생략한다. 도 3 (A) 는 상술한 상기 제 1 실시예에서의 도 1 (A) 에 상당하는 도면이다. 그리고 도 3 및 도 4 는 단지 도면작성의 편의상 도면을 분리한 것이다.
이어서, 도 3 (B) 에 나타내는 바와 같이, P 형 소스·드레인 영역 (7) 을 포함하는 영역에 포토레지스트 (8) 를 마스크하여 선택적으로 보론을 이온주입한다. 이 때의 이온주입조건은, 예를 들면 가속 에너지 5 keV, 도우즈량 1E15 ㎝-2, 주입각도 7°∼ 15°의 회전주입의 조건에서 실행한다.
이어서, 도 4 (C) 에 나타내는 바와 같이, 비소를 예를 들면 30 keV, 도우즈량 3E14 ㎝-2의 조건에서 주입함으로써, P 형 소스·드레인 영역 (7) 및 게이트 전극 (5) 의 표면을 아몰퍼스화한다.
이어서, 도 4 (D) 에 나타내는 바와 같이, 티탄을 스퍼터법에 의해 형성하고, 예를 들면 700 ℃, 30 초의 열처리에 의하여 P 형 소스·드레인 영역 (7) 및 게이트 전극 (5) 위에 티탄 실리사이드층 (9) 을 형성하고, 암모니아：과산화수소수：물을 1：1：5 의 비율로 혼합한 용액을 사용하여 미반응의 티탄을 제거하고, 그 후 예를 들면 800 ℃, 10 초의 열처리에 의하여 티탄 실리사이드층 (9) 의 저저항화를 실행한다. 실제로는, 그 후 층간절연막이 형성되며, 콘택트·홀이 형성되고, 배선이 형성되는 것인데, 여기에서는 설명을 생략한다.
이 실시예에서는, 보론을 각도를 부여하여 (tilted angle) 회전주입하고 있기 때문에, 소스·드레인단 부근의 TiSi2와 접하고 있는 부분의 실리콘 중의 보론 농도가 보다 높아지며, P 형 MOS 트랜지스터의 온 전류 향상효과가 더욱 높아진다는 이점을 가지고 있다.
그리고, 상기 실시예에서는 금속 실리사이드로서, TiSi2를 예로 설명하였으나, 본 발명은 이것에 한정되는 것이 아니며, 예를 들면 Co, Ni, Mo 및 Pt 의 각 금속 실리사이드에 대해서도 적용할 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, TiSi2와 실리콘의 접촉저항은 저감되며, 트랜지스터의 온 전류가 향상된다는 효과를 가진다.
그 이유는, TiSi2화될 때에 실리콘 중의 보론이 빨아들여져도 실리콘 표면중에는 충분한 양의 보론이 존재하므로, 실리콘과 TiSi2의 접촉저항이 저하되기 때문이다.

Claims (11)

  1. 소스·드레인을 형성하기 위한 제 1 P 형 불순물을 이온주입하는 공정과,
    주입한 이온의 활성화를 위한 열처리공정과,
    제 2 P 형 불순물의 이온주입을 실행하는 공정과,
    적어도 소스·드레인부의 확산층을 상기 확산층으로의 제 3 불순물의 이온주입에 의해 아몰퍼스화하는 공정과,
    티탄 실리사이드 (TiSi2) 를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 P 형 불순물이 BF2인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제 1 항에 있어서, 상기 제 2 P 형 불순물이 B 또는 BF2인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 1 항에 있어서, 상기 제 2 P 형 불순물의 이온주입이 회전경사주입인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제 1 항에 있어서, 상기 아몰퍼스화하는 공정이 As 를 상기 제 3 불순물로서 이온주입하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 1 항에 있어서, 상기 TiSi2를 형성하는 공정이, Ti 를 스퍼터법에 의해 형성하는 공정, 제 1 열 어닐링 공정, 미반응의 Ti 를 습식 에칭에 의해 제거하는 공정 및, 제 2 열 어닐링 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. (a) 소스·드레인의 형성영역에 제 1 P 형 불순물을 이온주입한 후 열처리하여 상기 이온을 활성화시켜 소스·드레인 영역을 형성하는 공정과,
    (b) 상기 소스·드레인 영역을 포함하는 영역에 제 2 P 형 불순물의 이온주입을 실행하는 공정과,
    (c) 적어도 소스·드레인 영역 표면을 상기 영역 표면으로의 제 3 불순물의 이온주입에 의해 아몰퍼스화하는 공정과,
    (d) 금속을 스퍼터법으로 형성하여 열처리에 의해 금속 실리사이드를 형성하는 공정과,
    (e) 에칭에 의하여 미반응의 상기 금속을 제거한 후에 열처리에 의해 상기 금속 실리사이드를 저저항화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제 7 항에 있어서, 상기 금속이 Ti 인 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제 7 항에 있어서, 상기 금속이 Co, Ni, Mo, Pt 중 어느 하나인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제 7 항에 있어서, 상기 공정 (b) 에서 제 2 P 형 불순물의 이온주입을 회전경사주입으로 실행하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제 1 항 내지 제 4 항 그리고 제 6 항 내지 제 10 항중 어느 한 항에 있어서, 상기 아몰퍼스화하는 공정은 상기 제 3 불순물로서 As를 이온주입하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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