JP2834775B2 - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JP2834775B2 JP2834775B2 JP1155480A JP15548089A JP2834775B2 JP 2834775 B2 JP2834775 B2 JP 2834775B2 JP 1155480 A JP1155480 A JP 1155480A JP 15548089 A JP15548089 A JP 15548089A JP 2834775 B2 JP2834775 B2 JP 2834775B2
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- refractory metal
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- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はCMOS型半導体装置の製造方法に関し、特に不
純物拡散領域（以下、単に拡散領域という）上や多結晶
シリコンにてなるゲート電極上にシリサイドを自己整合
的に形成して低抵抗化を図る半導体装置の製造方法に関
するものである。
純物拡散領域（以下、単に拡散領域という）上や多結晶
シリコンにてなるゲート電極上にシリサイドを自己整合
的に形成して低抵抗化を図る半導体装置の製造方法に関
するものである。
（従来の技術） MOS型半導体装置が高集積化されてくると、それにつ
れて接合深さも浅くなり、抵抗値が高くなる。そこで拡
散領域上や多結晶シリコンのゲート電極表面に高融点金
属シリサイド層を自己整合的に形成するサリサイド技術
が用いられている。サリサイド技術において、拡散領域
上にシリサイド層を均一に形成するとともに、接合特性
が劣化して例えばリークなどが発生することを防ぎ、ま
た横方向にシリサイドが成長するのを防いで自己整合性
の高いシリサイドを形成する方法として、シリコン基板
上に高融点金属膜を形成し、その高融点金属膜とシリコ
ン基板の界面に到達する加速エネルギーでイオンを注入
することにより界面を混合するITM（Implantation Thro
gh Metal）法が有効である。
れて接合深さも浅くなり、抵抗値が高くなる。そこで拡
散領域上や多結晶シリコンのゲート電極表面に高融点金
属シリサイド層を自己整合的に形成するサリサイド技術
が用いられている。サリサイド技術において、拡散領域
上にシリサイド層を均一に形成するとともに、接合特性
が劣化して例えばリークなどが発生することを防ぎ、ま
た横方向にシリサイドが成長するのを防いで自己整合性
の高いシリサイドを形成する方法として、シリコン基板
上に高融点金属膜を形成し、その高融点金属膜とシリコ
ン基板の界面に到達する加速エネルギーでイオンを注入
することにより界面を混合するITM（Implantation Thro
gh Metal）法が有効である。
ITM法では、高融点金属とシリコン基板の界面を混合
するために、ある程度重いイオンを注入する必要があ
る。そこで、Ｎ型半導体素子を形成する領域では砒素イ
オンを注入してＮ型拡散領域の形成と界面の混合を同時
に行ない、Ｐ型半導体素子を形成する領域ではボロンイ
オンの注入だけでは界面を混合する効果がないので、Ｐ
型拡散領域を形成するボロンイオンの他にシリコンイオ
ンも注入している。
するために、ある程度重いイオンを注入する必要があ
る。そこで、Ｎ型半導体素子を形成する領域では砒素イ
オンを注入してＮ型拡散領域の形成と界面の混合を同時
に行ない、Ｐ型半導体素子を形成する領域ではボロンイ
オンの注入だけでは界面を混合する効果がないので、Ｐ
型拡散領域を形成するボロンイオンの他にシリコンイオ
ンも注入している。
（発明が解決しようとする課題） イオン注入により基板に不純物を注入しても不純物を
活性化するためには熱処理が必要であり、高融点金属膜
とシリコン基板の界面に混合のための不純物を注入して
もシリサイドを形成するためにもやはり熱処理が必要で
ある。Ｎ型拡散領域の形成には1000℃で30分程度の熱処
理が適当であり、Ｐ型拡散領域の形成には900℃で30分
程度の熱処理が適当である。そこで、CMOS型半導体装置
にITM法を適用する場合、高融点金属膜を形成した後、
Ｎ型拡散領域とＰ型拡散領域のための不純物注入と界面
混合のイオン注入を行なった後に熱処理を施すと、Ｎ型
拡散領域とＰ型拡散領域をそれぞれ最適な接合深さにす
るように熱処理条件を定めることは困難である。
活性化するためには熱処理が必要であり、高融点金属膜
とシリコン基板の界面に混合のための不純物を注入して
もシリサイドを形成するためにもやはり熱処理が必要で
ある。Ｎ型拡散領域の形成には1000℃で30分程度の熱処
理が適当であり、Ｐ型拡散領域の形成には900℃で30分
程度の熱処理が適当である。そこで、CMOS型半導体装置
にITM法を適用する場合、高融点金属膜を形成した後、
Ｎ型拡散領域とＰ型拡散領域のための不純物注入と界面
混合のイオン注入を行なった後に熱処理を施すと、Ｎ型
拡散領域とＰ型拡散領域をそれぞれ最適な接合深さにす
るように熱処理条件を定めることは困難である。
また、ITM法ではシリサイド化のための熱処理温度は
拡散領域形成のための熱処理温度よりも低い温度で十分
であり、例えば550〜650℃程度である。そのため、拡散
領域形成のための熱処理工程ですでに高融点金属膜が存
在していると、シリサイド層が拡散領域の深いところま
で形成されてしまう不都合が生じる。
拡散領域形成のための熱処理温度よりも低い温度で十分
であり、例えば550〜650℃程度である。そのため、拡散
領域形成のための熱処理工程ですでに高融点金属膜が存
在していると、シリサイド層が拡散領域の深いところま
で形成されてしまう不都合が生じる。
本発明はCMOS型半導体装置にITM法に適用する際、Ｎ
型拡散領域とＰ型拡散領域をともに最適な接合深さとす
ることができるとともに、高融点金属膜とシリコン基板
界面が注入イオンによって十分に混合されて均一で自己
整合性が高く、かつ接合特性を劣化させないシリサイド
を形成することのできる方法を提供することを目的とす
るものである。
型拡散領域とＰ型拡散領域をともに最適な接合深さとす
ることができるとともに、高融点金属膜とシリコン基板
界面が注入イオンによって十分に混合されて均一で自己
整合性が高く、かつ接合特性を劣化させないシリサイド
を形成することのできる方法を提供することを目的とす
るものである。
（課題を解決するための手段） 本発明の方法は以下の工程（Ａ）から（Ｇ）を含んで
いる。
いる。
（Ａ）Ｎ型不純物拡散領域を適当な熱処理を経て形成す
る工程、 （Ｂ）Ｐ型不純物拡散領域を形成するためのＰ型不純物
注入工程、 （Ｃ）高融点金属膜を全面に形成する工程、 （Ｄ）アルゴンイオン又はシリコンイオンを前記高融点
金属膜を通過するエネルギーで注入する工程、 （Ｅ）高融点金属シリサイドを形成するための熱処理工
程、 （Ｆ）未反応の高融点金属膜を除去するウエットエッチ
ング工程、 （Ｇ）前記シリサイドを均一化するとともに、前記Ｐ型
不純物拡散領域を活性化するための熱処理工程。
る工程、 （Ｂ）Ｐ型不純物拡散領域を形成するためのＰ型不純物
注入工程、 （Ｃ）高融点金属膜を全面に形成する工程、 （Ｄ）アルゴンイオン又はシリコンイオンを前記高融点
金属膜を通過するエネルギーで注入する工程、 （Ｅ）高融点金属シリサイドを形成するための熱処理工
程、 （Ｆ）未反応の高融点金属膜を除去するウエットエッチ
ング工程、 （Ｇ）前記シリサイドを均一化するとともに、前記Ｐ型
不純物拡散領域を活性化するための熱処理工程。
シリコンと反応してシリサイドを形成する高融点金属
として、Ti,Mo,W,Ta,Coなどを用いる。
として、Ti,Mo,W,Ta,Coなどを用いる。
（作用） 高融点金属膜が形成された時点ではすでに基板にＮ型
拡散領域が適当な接合深さに形成されている。高融点金
属膜とシリコン基板の界面を混合するイオンとしては拡
散領域に影響を与えないアルゴンイオン又はシリコンイ
オンを用いる。高融点金属シリサイドを形成する熱処理
温度は拡散領域のための熱処理温度よりも低いので、拡
散領域に影響を与えない。
拡散領域が適当な接合深さに形成されている。高融点金
属膜とシリコン基板の界面を混合するイオンとしては拡
散領域に影響を与えないアルゴンイオン又はシリコンイ
オンを用いる。高融点金属シリサイドを形成する熱処理
温度は拡散領域のための熱処理温度よりも低いので、拡
散領域に影響を与えない。
また、Ｐ型不純物拡散領域を活性化するための熱処理
工程がシリサイド層を均一化する熱処理工程を兼ねてい
るので、それぞれの熱処理工程を別個に行なう場合に比
べて熱処理工程数が１つ少なくなる。
工程がシリサイド層を均一化する熱処理工程を兼ねてい
るので、それぞれの熱処理工程を別個に行なう場合に比
べて熱処理工程数が１つ少なくなる。
（実施例） 第１図から第４図によって一実施例の製造方法を示
す。
す。
（Ａ）第１図は従来の方法によってシリコン基板にゲー
ト電極まで形成された状態を表わしている。１はＰ型シ
リコン基板であり、Ｎ型ウエル２が形成され、素子分離
のためにフィールド酸化膜３が形成されている。その
後、ゲート酸化膜４が形成され、その上に多結晶シリコ
ン膜５が形成されてゲート電極とするために多結晶シリ
コン膜５とゲート酸化膜４がパターン化されている。
ト電極まで形成された状態を表わしている。１はＰ型シ
リコン基板であり、Ｎ型ウエル２が形成され、素子分離
のためにフィールド酸化膜３が形成されている。その
後、ゲート酸化膜４が形成され、その上に多結晶シリコ
ン膜５が形成されてゲート電極とするために多結晶シリ
コン膜５とゲート酸化膜４がパターン化されている。
（Ｂ）次に、第２図に示されるように、ＮチャネルMOS
トランジスタをLDD構造とするために、Ｎチャネル領域
にゲート電極５をマスクとしてＮ型不純物、例えばリン
を低濃度に注入し、低濃度拡散領域6aを形成する。その
後、ゲート電極側面に絶縁物の側壁８を形成し、Ｎチャ
ネル領域にＮ型不純物、例えば砒素を高濃度に注入して
高濃度拡散領域６を形成する。その後、拡散領域6a,6の
不純物を活性化し、適当な接合深さとするために1000℃
で30分程度の熱処理を施す。
トランジスタをLDD構造とするために、Ｎチャネル領域
にゲート電極５をマスクとしてＮ型不純物、例えばリン
を低濃度に注入し、低濃度拡散領域6aを形成する。その
後、ゲート電極側面に絶縁物の側壁８を形成し、Ｎチャ
ネル領域にＮ型不純物、例えば砒素を高濃度に注入して
高濃度拡散領域６を形成する。その後、拡散領域6a,6の
不純物を活性化し、適当な接合深さとするために1000℃
で30分程度の熱処理を施す。
その後、Ｐチャネル領域にＰ型の不純物、例えばボロ
ンを高濃度に注入してＰ型拡散領域７を形成する。
ンを高濃度に注入してＰ型拡散領域７を形成する。
（Ｃ）次に、第３図に図示されるように、全面に高融点
金属膜としてチタン膜９をスパッタリング法などの方法
によって400〜1000Åの厚さに形成する。
金属膜としてチタン膜９をスパッタリング法などの方法
によって400〜1000Åの厚さに形成する。
そして、全面にArイオン10を50〜180KeVで１×1015〜
１×1016/cm2程度注入する。この注入エネルギーであれ
ば、Arイオン10はチタン膜９を透過してシリコン基板１
との界面に到達し、その界面を混合する。
１×1016/cm2程度注入する。この注入エネルギーであれ
ば、Arイオン10はチタン膜９を透過してシリコン基板１
との界面に到達し、その界面を混合する。
次に、チタンシリサイド層を形成するために、例えば
ランプアニール法により600〜650℃で30〜120秒程度の
熱処理を施し、拡散領域6,7上とゲート電極５上にシリ
サイド層TiSiを形成する。
ランプアニール法により600〜650℃で30〜120秒程度の
熱処理を施し、拡散領域6,7上とゲート電極５上にシリ
サイド層TiSiを形成する。
未反応のチタン膜を除去するために、H2O2とNH4OHの
混合液によって未反応チタンを選択的に除去する。
混合液によって未反応チタンを選択的に除去する。
（Ｄ）その後、900℃程度で熱処理を施すと、第４図に
示されるように拡散領域6,7上とゲート電極５上に均一
なシリサイド層TiSi2が選択的に形成された状態とな
り、かつＰ型拡散領域７も活性化される。
示されるように拡散領域6,7上とゲート電極５上に均一
なシリサイド層TiSi2が選択的に形成された状態とな
り、かつＰ型拡散領域７も活性化される。
その後は従来のプロセスに従って、層間絶縁膜を形成
し、コンタクトホールをあけ、メタル配線を形成し、パ
ッシベーション膜を形成する。
し、コンタクトホールをあけ、メタル配線を形成し、パ
ッシベーション膜を形成する。
拡散領域を形成するために注入する不純物イオンや、
高融点金属膜とシリコンとの界面を混合するために注入
するイオンの種類、注入エネルギー、注入量、熱処理条
件などは実施例に例示のものに限らず、本発明の趣旨の
範囲内で変更することができる。
高融点金属膜とシリコンとの界面を混合するために注入
するイオンの種類、注入エネルギー、注入量、熱処理条
件などは実施例に例示のものに限らず、本発明の趣旨の
範囲内で変更することができる。
（発明の効果） 本発明では、CMOS型半導体装置を製造する際に、高温
熱処理を必要とするＮ型拡散領域を先に形成しておき、
その後Ｐ型不純物拡散領域を形成するためのＰ型不純物
注入を行ない、高融点金属膜を形成し、高融点金属膜と
基板やゲート電極のシリコンとの界面を混合するイオン
注入を行ない、熱処理を行なってシリサイドを形成する
ようにしたので、Ｎ型拡散領域とＰ型拡散領域の接合深
さをそれぞれに最適な値にすることができる。
熱処理を必要とするＮ型拡散領域を先に形成しておき、
その後Ｐ型不純物拡散領域を形成するためのＰ型不純物
注入を行ない、高融点金属膜を形成し、高融点金属膜と
基板やゲート電極のシリコンとの界面を混合するイオン
注入を行ない、熱処理を行なってシリサイドを形成する
ようにしたので、Ｎ型拡散領域とＰ型拡散領域の接合深
さをそれぞれに最適な値にすることができる。
また、Ｐ型不純物拡散領域を活性化するための熱処理
工程とシリサイド層を均一化する熱処理工程とを兼ねる
ようにしたので、それぞれの熱処理工程を別個に行なう
場合に比べて熱処理工程数を１つ少なくすることができ
る。
工程とシリサイド層を均一化する熱処理工程とを兼ねる
ようにしたので、それぞれの熱処理工程を別個に行なう
場合に比べて熱処理工程数を１つ少なくすることができ
る。
そして、本発明はITM法がもつ効果、例えば均一なシ
リサイド層の形成や、接合特性を劣化させないなどとい
う利点を合わせて備えることができる。
リサイド層の形成や、接合特性を劣化させないなどとい
う利点を合わせて備えることができる。
第１図から第４図は一実施例を示す工程断面図である。 １……シリコン基板、２……ウエル、４……ゲート酸化
膜、５……ゲート電極、6,6a……Ｎ型拡散領域、７……
Ｐ型拡散領域、11……チタンシリサイド層。
膜、５……ゲート電極、6,6a……Ｎ型拡散領域、７……
Ｐ型拡散領域、11……チタンシリサイド層。
Claims (1)
- 【請求項１】以下の工程（Ａ）から（Ｇ）を含むCMOS型
半導体装置の製造方法。 （Ａ）Ｎ型不純物拡散領域を適当な熱処理を経て形成す
る工程、 （Ｂ）Ｐ型不純物拡散領域を形成するためのＰ型不純物
注入工程、 （Ｃ）高融点金属膜を全面に形成する工程、 （Ｄ）アルゴンイオン又はシリコンイオンを前記高融点
金属膜を通過するエネルギーで注入する工程、 （Ｅ）高融点金属シリサイドを形成するための熱処理工
程、 （Ｆ）未反応の高融点金属膜を除去するウエットエッチ
ング工程、 （Ｇ）前記シリサイドを均一化するとともに、前記Ｐ型
不純物拡散領域を活性化するための熱処理工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155480A JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155480A JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321015A JPH0321015A (ja) | 1991-01-29 |
| JP2834775B2 true JP2834775B2 (ja) | 1998-12-14 |
Family
ID=15606970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155480A Expired - Fee Related JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2834775B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440154A (en) * | 1993-07-01 | 1995-08-08 | Lsi Logic Corporation | Non-rectangular MOS device configurations for gate array type integrated circuits |
| US5874754A (en) * | 1993-07-01 | 1999-02-23 | Lsi Logic Corporation | Microelectronic cells with bent gates and compressed minimum spacings, and method of patterning interconnections for the gates |
| US5358886A (en) * | 1993-07-01 | 1994-10-25 | Lsi Logic Corporation | Method of making integrated circuit structure with programmable conductive electrode/interconnect material |
| JP2797988B2 (ja) * | 1994-12-14 | 1998-09-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
| KR100401500B1 (ko) * | 2001-01-02 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
| JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-06-17 JP JP1155480A patent/JP2834775B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0321015A (ja) | 1991-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |