JPH0321015A - Cmos型半導体装置の製造方法 - Google Patents
Cmos型半導体装置の製造方法Info
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- JPH0321015A JPH0321015A JP1155480A JP15548089A JPH0321015A JP H0321015 A JPH0321015 A JP H0321015A JP 1155480 A JP1155480 A JP 1155480A JP 15548089 A JP15548089 A JP 15548089A JP H0321015 A JPH0321015 A JP H0321015A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 46
- 238000002844 melting Methods 0.000 claims abstract description 28
- 230000008018 melting Effects 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 16
- -1 argon ions Chemical class 0.000 claims abstract description 12
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052786 argon Inorganic materials 0.000 claims abstract description 4
- 238000010438 heat treatment Methods 0.000 claims description 24
- 229910052751 metal Inorganic materials 0.000 claims description 24
- 239000002184 metal Substances 0.000 claims description 24
- 238000001039 wet etching Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 13
- 150000002500 ions Chemical class 0.000 abstract description 9
- 238000005468 ion implantation Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 238000007669 thermal treatment Methods 0.000 abstract 4
- 239000010410 layer Substances 0.000 description 8
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明はCMOS型半導体装置の製造方法に関し、特に
不純物拡散領域(以下、単に拡散領域という)上や多結
晶シリコンにてなるゲート電極上にシリサイドを自己整
合的に形成して低抵抗化を図る半導体装置の製造方法に
関するものである。
不純物拡散領域(以下、単に拡散領域という)上や多結
晶シリコンにてなるゲート電極上にシリサイドを自己整
合的に形成して低抵抗化を図る半導体装置の製造方法に
関するものである。
(従来の技術)
MOS型半導体装置が高集積化されてくると、それにつ
れて接合深さも浅くなり、抵抗値が高くなる。そこで拡
散領域上や多結晶シリコンのゲート電極表面に高融点金
属シリサイド層を自己整合的に形成するサリサイド技術
が用いられている。
れて接合深さも浅くなり、抵抗値が高くなる。そこで拡
散領域上や多結晶シリコンのゲート電極表面に高融点金
属シリサイド層を自己整合的に形成するサリサイド技術
が用いられている。
サリサイド技術において、拡散領域上にシリサイド層を
均一に形成するとともに、接合特性が劣化して例えばり
ー、クなどが発生することを防ぎ、また横方向にシリサ
イドが戊長ずるのを防いで自己整合性の高いシリサイド
を形成する方法として、シリコン基板上に高融点金属膜
を形成し、その高融点金属膜とシリコン基板の界面に到
達する加速エネルギーでイオンを注入することにより界
面を混合するI TM (ImplantationT
hrogh Metal)法が有効である。
均一に形成するとともに、接合特性が劣化して例えばり
ー、クなどが発生することを防ぎ、また横方向にシリサ
イドが戊長ずるのを防いで自己整合性の高いシリサイド
を形成する方法として、シリコン基板上に高融点金属膜
を形成し、その高融点金属膜とシリコン基板の界面に到
達する加速エネルギーでイオンを注入することにより界
面を混合するI TM (ImplantationT
hrogh Metal)法が有効である。
ITM法では、高融点金属とシリコン基板の界面を混合
するために、ある程度重いイオンを注入する必要がある
。そこで、N型半導体素子を形成する領域では砒素イオ
ンを注入してN型拡散領域の形成と界面の混合を同時に
行ない、P型半導体素子を形成する領域ではボロンイオ
ンの注入だけでは界面を混合する効果がないので、P型
拡散領域を形成するボロンイオンの他にシリコンイオン
も注入している。
するために、ある程度重いイオンを注入する必要がある
。そこで、N型半導体素子を形成する領域では砒素イオ
ンを注入してN型拡散領域の形成と界面の混合を同時に
行ない、P型半導体素子を形成する領域ではボロンイオ
ンの注入だけでは界面を混合する効果がないので、P型
拡散領域を形成するボロンイオンの他にシリコンイオン
も注入している。
(発明が解決しようとする課題)
イオン注入により基板に不純物を注入しても不純物を活
性化するためには熱処理が必要であり、高融点金属膜と
シリコン基板の界面に混合のための不純物を注入しても
シリサイドを形成するためにもやはり熱処理が必要であ
る。N型拡散領域の形成には1000℃で30分程度の
熱処理が適当であり、P型拡散領域の形成には900℃
で30分程度の熱処理が適当である。そこで、CMO
S型半導体装置にITM法を適用する場合、高融点金属
膜を形成した後、N型拡散領域とP型拡散領域のための
不純物注入と界面混合のイオン注入を行なった後に熱処
理を施すと、N型拡散領域とP型拡散領域をそれぞれ最
適な接合深さにするように熱処理条件を定めることは困
難である。
性化するためには熱処理が必要であり、高融点金属膜と
シリコン基板の界面に混合のための不純物を注入しても
シリサイドを形成するためにもやはり熱処理が必要であ
る。N型拡散領域の形成には1000℃で30分程度の
熱処理が適当であり、P型拡散領域の形成には900℃
で30分程度の熱処理が適当である。そこで、CMO
S型半導体装置にITM法を適用する場合、高融点金属
膜を形成した後、N型拡散領域とP型拡散領域のための
不純物注入と界面混合のイオン注入を行なった後に熱処
理を施すと、N型拡散領域とP型拡散領域をそれぞれ最
適な接合深さにするように熱処理条件を定めることは困
難である。
また、ITMiではシリサイド化のための熱処理温度は
拡散領域形成のための熱処理温度よりも低い温度で十分
であり、例えば550〜6 5 0 ’C程度である。
拡散領域形成のための熱処理温度よりも低い温度で十分
であり、例えば550〜6 5 0 ’C程度である。
そのため、拡散領域形成のための熱処理工程ですでに高
融点金属膜が存在していると、シリサイド層が拡散領域
の深いところまで形成されてしまう不都合が生しる。
融点金属膜が存在していると、シリサイド層が拡散領域
の深いところまで形成されてしまう不都合が生しる。
本発明はCMOS型半導体装置にITM法を適用する際
、N型拡散領域とP型拡散領域をともに最適な接合深さ
とすることができるとともに、高融点金属膜とシリコン
基板界面が注入イオンによって十分に混合されて均一で
自己整合性が高く、かつ接合特性を劣化させないシリサ
イドを形威することのできる方法を提供することを目的
とするものである。
、N型拡散領域とP型拡散領域をともに最適な接合深さ
とすることができるとともに、高融点金属膜とシリコン
基板界面が注入イオンによって十分に混合されて均一で
自己整合性が高く、かつ接合特性を劣化させないシリサ
イドを形威することのできる方法を提供することを目的
とするものである。
(課題を解決するための手段)
本発明の方法は以下の工程(A)から(E)を3
−4
含んでいる。
(A)不純物拡散領域のうち、少なくともN型不純物拡
散領域を適当な熱処理を経て形成する工程、(B)高融
点金属膜を全面に形成する工程、(C)アルゴンイオン
又はシリコンイオンを前記高融点金属膜を通過するエネ
ルギーで注入する工程、 (D)高融点金属シリサイドを形成するための熱処理工
程、 (E)未反応の高融点金属膜を除去するウェットエツチ
ング工程 シリコンと反応してシリサイドを形成する高融点金属と
して、Ti,Mo,W,Ta,Coなどを用いる。
散領域を適当な熱処理を経て形成する工程、(B)高融
点金属膜を全面に形成する工程、(C)アルゴンイオン
又はシリコンイオンを前記高融点金属膜を通過するエネ
ルギーで注入する工程、 (D)高融点金属シリサイドを形成するための熱処理工
程、 (E)未反応の高融点金属膜を除去するウェットエツチ
ング工程 シリコンと反応してシリサイドを形成する高融点金属と
して、Ti,Mo,W,Ta,Coなどを用いる。
(作用)
高融点金属膜が形威された時点ではすでに基板にN型拡
散領域とP型拡散領域がそれぞれの適当な接合深さに形
成されている。高融点金属膜とシリコン基板の界面を混
合するイオンとしては拡散領域に影響を与えないアルゴ
ンイオン又はシリコンイオンを用いる。高融点金属シリ
サイドを形成する熱処理温度は拡散領域のための熱処理
温度よりも低いので、拡散領域に影響を与えない。
散領域とP型拡散領域がそれぞれの適当な接合深さに形
成されている。高融点金属膜とシリコン基板の界面を混
合するイオンとしては拡散領域に影響を与えないアルゴ
ンイオン又はシリコンイオンを用いる。高融点金属シリ
サイドを形成する熱処理温度は拡散領域のための熱処理
温度よりも低いので、拡散領域に影響を与えない。
(実施例)
第1図から第4図によって一実施例の製造方法を示す。
(A)第1図は従来の方法によってシリコン基板にゲー
ト電極まで形威された状態を表わしている。
ト電極まで形威された状態を表わしている。
1はP型シリコン基板であり、N型ウェル2が形威され
、素子分離のためにフィールド酸化膜3が形成されてい
る。その後、ゲート酸化膜4が形威され、その上に多結
晶シリコン膜5が形成されてゲート電極とするために多
結晶シリコン膜5とゲート酸化膜4がパターン化されて
いる。
、素子分離のためにフィールド酸化膜3が形成されてい
る。その後、ゲート酸化膜4が形威され、その上に多結
晶シリコン膜5が形成されてゲート電極とするために多
結晶シリコン膜5とゲート酸化膜4がパターン化されて
いる。
(B)次に、第2図に示されるように、NチャネルMO
SトランジスタをLDD構造とするために、Nチャネル
領域にゲート電極5をマスクとしてN型不純物、例えば
リンを低濃度に注入し、低濃度拡散領域6aを形成する
。その後、ゲー1・電極側面に絶縁物の側壁8を形威し
、Nチャネル領域にN型不純物、例えば砒素を高濃度に
注入して高濃度拡散領域6を形成する。その後、拡散領
域6a,6の不純物を活性化し、適当な接合深さとする
ために1 0 0 0 ′Cで30分程度の熱処理を施
す。
SトランジスタをLDD構造とするために、Nチャネル
領域にゲート電極5をマスクとしてN型不純物、例えば
リンを低濃度に注入し、低濃度拡散領域6aを形成する
。その後、ゲー1・電極側面に絶縁物の側壁8を形威し
、Nチャネル領域にN型不純物、例えば砒素を高濃度に
注入して高濃度拡散領域6を形成する。その後、拡散領
域6a,6の不純物を活性化し、適当な接合深さとする
ために1 0 0 0 ′Cで30分程度の熱処理を施
す。
その後、Pチャネル領域にP型の不純物、例えばボロン
を高濃度に注入して900℃で30分程度の熱処理を施
して適当な接合深さのP型拡散領域7を形成する。
を高濃度に注入して900℃で30分程度の熱処理を施
して適当な接合深さのP型拡散領域7を形成する。
(C)次に、第3図に示されるように、全面に高融点金
属膜としてチタン膜9をスパッタリング法などの方法に
よって400〜1000入の厚さに形成する。
属膜としてチタン膜9をスパッタリング法などの方法に
よって400〜1000入の厚さに形成する。
そして、全面にArイオン10を50〜180KeVで
工×工O15〜↓X 1 016/ c m2程度注入
する。この注入エネルギーであれば、Arイオン10は
チタン膜9を透過してシリコン基板lとの界面に到達し
、その界面を混合する。
工×工O15〜↓X 1 016/ c m2程度注入
する。この注入エネルギーであれば、Arイオン10は
チタン膜9を透過してシリコン基板lとの界面に到達し
、その界面を混合する。
次に、チタンシリサイド層を形成するために、例えばラ
ンプアニール法により600〜6 5 0 ’Cで30
〜120秒程度の熱処理を施し、拡散領域6,7上とゲ
ー1〜電極5上にシリサイド層T j. S iを形成
する。
ンプアニール法により600〜6 5 0 ’Cで30
〜120秒程度の熱処理を施し、拡散領域6,7上とゲ
ー1〜電極5上にシリサイド層T j. S iを形成
する。
未反応のチタン膜を除去するために、H202とNH4
0Hの混合液によって未反応チタンを選択的に除去する
。
0Hの混合液によって未反応チタンを選択的に除去する
。
(D)その後、700〜800℃程度で熱処理を施すと
、第4図に示されるように拡散領域6,7上とゲート電
極5上に均一なシリサイド層TiSi2が選択的に形威
された状態となる。
、第4図に示されるように拡散領域6,7上とゲート電
極5上に均一なシリサイド層TiSi2が選択的に形威
された状態となる。
その後は従来のプロセスに従って、層間絶縁膜を形戊し
、コンタクトホールをあけ、メタル配線を形成し、パッ
シベーション膜を形成する。
、コンタクトホールをあけ、メタル配線を形成し、パッ
シベーション膜を形成する。
工程(D)において、TiSi,を形成するための熱処
理温度をもう少し高温の900℃程度としてもよい。そ
の場合、900℃程度であればP型拡散領域7に注入さ
れた不純物を活性化することができるので、拡散領域7
の活性化のための熱処理工程をこのTiSi.形成のた
めの熱処理工程と兼用することもできる。
理温度をもう少し高温の900℃程度としてもよい。そ
の場合、900℃程度であればP型拡散領域7に注入さ
れた不純物を活性化することができるので、拡散領域7
の活性化のための熱処理工程をこのTiSi.形成のた
めの熱処理工程と兼用することもできる。
拡散領域を形成するために注入する不純物イオ7
8
ンや、高融点金属膜とシリコンとの界面を混合するため
に注入するイオンの種類、注入エネルギー注入量、熱処
理条件などは実施例に例示のものに限らず、本発明の趣
旨の範囲内で変更することができる。
に注入するイオンの種類、注入エネルギー注入量、熱処
理条件などは実施例に例示のものに限らず、本発明の趣
旨の範囲内で変更することができる。
(発明の効果)
本発明では、CMOS型半導体装置を製造する際に、高
温熱処理を必要とするN型拡散領域を少なくとも先に形
成しておき、その後高融点金属膜を形威し、高融点金属
膜と基板やゲート電極のシリコンとの界面を混合するイ
オン注入を行ない、熱処理を行なってシリサイドを形成
するようにしたので、N型拡散領域とP型拡散領域の接
合深さをそれぞれに最適な値にすることができる。
温熱処理を必要とするN型拡散領域を少なくとも先に形
成しておき、その後高融点金属膜を形威し、高融点金属
膜と基板やゲート電極のシリコンとの界面を混合するイ
オン注入を行ない、熱処理を行なってシリサイドを形成
するようにしたので、N型拡散領域とP型拡散領域の接
合深さをそれぞれに最適な値にすることができる。
そして、本発明はITM法がもつ効果、例えば均一なシ
リサイド層の形成や、接合特性を劣化させないなどとい
う利点を合わせて備えることができる。
リサイド層の形成や、接合特性を劣化させないなどとい
う利点を合わせて備えることができる。
第1図から第4図は一実施例を示す工程断面図である。
工・・・・・・シリコン基板、2・・・・・・ウエル、
4・・・・・・ゲート酸化膜、5・・・・・・ゲート電
極、6,6a・・・・・・N型拡散領域、7・・・・・
・P型拡散領域、1l・・・・・・チタンシリサイド層
。
4・・・・・・ゲート酸化膜、5・・・・・・ゲート電
極、6,6a・・・・・・N型拡散領域、7・・・・・
・P型拡散領域、1l・・・・・・チタンシリサイド層
。
Claims (1)
- (1)以下の工程(A)から(E)を含むCMOS型半
導体装置の製造方法。 (A)不純物拡散領域のうち、少なくともN型不純物拡
散領域を適当な熱処理を経て形成する工程、(B)高融
点金属膜を全面に形成する工程、(C)アルゴンイオン
又はシリコンイオンを前記高融点金属膜を通過するエネ
ルギーで注入する工程、 (D)高融点金属シリサイドを形成するための熱処理工
程、 (E)未反応の高融点金属膜を除去するウェットエッチ
ング工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1155480A JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Cmos型半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1155480A JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Cmos型半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0321015A true JPH0321015A (ja) | 1991-01-29 |
JP2834775B2 JP2834775B2 (ja) | 1998-12-14 |
Family
ID=15606970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1155480A Expired - Fee Related JP2834775B2 (ja) | 1989-06-17 | 1989-06-17 | Cmos型半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2834775B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5440154A (en) * | 1993-07-01 | 1995-08-08 | Lsi Logic Corporation | Non-rectangular MOS device configurations for gate array type integrated circuits |
JPH08167657A (ja) * | 1994-12-14 | 1996-06-25 | Nec Corp | 半導体装置の製造方法 |
JPH10242081A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体装置の製造方法 |
US5874754A (en) * | 1993-07-01 | 1999-02-23 | Lsi Logic Corporation | Microelectronic cells with bent gates and compressed minimum spacings, and method of patterning interconnections for the gates |
KR100401500B1 (ko) * | 2001-01-02 | 2003-10-17 | 주식회사 하이닉스반도체 | 반도체장치의 제조방법 |
JP2007116186A (ja) * | 2006-12-04 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びその製造方法 |
-
1989
- 1989-06-17 JP JP1155480A patent/JP2834775B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2834775B2 (ja) | 1998-12-14 |
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