JPS63227018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63227018A JPS63227018A JP6153187A JP6153187A JPS63227018A JP S63227018 A JPS63227018 A JP S63227018A JP 6153187 A JP6153187 A JP 6153187A JP 6153187 A JP6153187 A JP 6153187A JP S63227018 A JPS63227018 A JP S63227018A
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に高集積度・
高速の半導体集積回路の製造方法に関するものである。
高速の半導体集積回路の製造方法に関するものである。
従来の技術
半導体集積回路の高密度化に伴って構成要素であるＭＯ
Ｓトランジスタも縮小化されるが、かかる装置において
は深さ方向の縮小化も実施しなくては正常なトランジス
タ動作を維持することはできない。このことは高速動作
が可能でかつ接合リークの少ないＭＯＳ）ランジスタを
構成することと相反する。
Ｓトランジスタも縮小化されるが、かかる装置において
は深さ方向の縮小化も実施しなくては正常なトランジス
タ動作を維持することはできない。このことは高速動作
が可能でかつ接合リークの少ないＭＯＳ）ランジスタを
構成することと相反する。
以上の問題を解決するために最近注目されているのがシ
リコンにおける不純物高濃度層よシ低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では堆積された高融点金属と基板シリ
コンとのシリサイド化反応が均一に起りにくいという難
点がある。これを解決する方法として、高融点金属を堆
積した時点でシリコン基板との界面をミキシングするだ
めドーパントであるヒ素イオンあるいは非ドーパントで
あるシリコンイオンを界面近傍に注入したのちシリサイ
ド化の熱処理を行うものが報告されている〔例えばアイ
イーイイー トランザクション オンエレクトロンテハ
イシ、（（ＩＥ３Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ） ＥＤ −３１（９）（１９８４）
Ｐ１３２９：Ｈ，０ｋａｂａｙａｃｈｉ ｅｔ
ａｌ、］。
リコンにおける不純物高濃度層よシ低抵抗な高融点金属
のシリサイド層を合金反応を用いてシリコン露出領域に
自己整合的に形成する技術（シリサイド化接合法）であ
る。但しこの方法では堆積された高融点金属と基板シリ
コンとのシリサイド化反応が均一に起りにくいという難
点がある。これを解決する方法として、高融点金属を堆
積した時点でシリコン基板との界面をミキシングするだ
めドーパントであるヒ素イオンあるいは非ドーパントで
あるシリコンイオンを界面近傍に注入したのちシリサイ
ド化の熱処理を行うものが報告されている〔例えばアイ
イーイイー トランザクション オンエレクトロンテハ
イシ、（（ＩＥ３Ｔｒａｎｓ、Ｅｌｅｃｔｒｏｎ Ｄｅ
ｖｉｃｅｓ） ＥＤ −３１（９）（１９８４）
Ｐ１３２９：Ｈ，０ｋａｂａｙａｃｈｉ ｅｔ
ａｌ、］。
発明が解決しようとする問題点
拡散層上に合金反応により自己製金的にチタンシリサイ
ドを形成する技術においては、これを大規模集積回路に
適用する限り、シリナイド膜形成後に為される熱処理（
例えば注入不純物の活性化や層間絶縁膜のりフローなど
）を経ても膜の均一性が維持されることが必要条件であ
る。しかし現在までのところシリサイド膜形成時には界
面ミキシング注入を用いることなどにより均一性の良好
な膜質が得られてものちの比較的高温・長時間の熱処理
（９００℃以上、３０分間以上）の際にシリサイドが凝
集することによって表面粗れが生じシリサイドの亀裂部
ではシリコン基板が露出するという問題があった。
ドを形成する技術においては、これを大規模集積回路に
適用する限り、シリナイド膜形成後に為される熱処理（
例えば注入不純物の活性化や層間絶縁膜のりフローなど
）を経ても膜の均一性が維持されることが必要条件であ
る。しかし現在までのところシリサイド膜形成時には界
面ミキシング注入を用いることなどにより均一性の良好
な膜質が得られてものちの比較的高温・長時間の熱処理
（９００℃以上、３０分間以上）の際にシリサイドが凝
集することによって表面粗れが生じシリサイドの亀裂部
ではシリコン基板が露出するという問題があった。
本発明はかかる点に鑑みてなされたもので、シリサイド
膜形成後に実用的な大規模集積回路製造上必要とされる
熱処理を経てもシリサイド膜の均一性の維持されるチタ
ンシリサイド化接合を自己整合的に形成することを目的
としている。
膜形成後に実用的な大規模集積回路製造上必要とされる
熱処理を経てもシリサイド膜の均一性の維持されるチタ
ンシリサイド化接合を自己整合的に形成することを目的
としている。
問題点を解決するだめの手段
本発明は上記問題点を解決するため、金属チタンを堆積
する前にシリコンイオンを注入することにより基板を非
晶質化し、さらに金属チタン堆積後これとシリコン基板
界面をミキシングするために再びシリコンイオン注入を
行うことにより耐熱性の優れたチタンシリサイド層を形
成するものである。
する前にシリコンイオンを注入することにより基板を非
晶質化し、さらに金属チタン堆積後これとシリコン基板
界面をミキシングするために再びシリコンイオン注入を
行うことにより耐熱性の優れたチタンシリサイド層を形
成するものである。
作 用
本発明は上記した方法によシ、９００℃、３０分間以上
の熱処理及びＣＨＦ３＋０２系ドライエツチに対する耐
性に優れ、かつ膜質の均一性が良好なチタンシリサイド
化接合を得ることができる。
の熱処理及びＣＨＦ３＋０２系ドライエツチに対する耐
性に優れ、かつ膜質の均一性が良好なチタンシリサイド
化接合を得ることができる。
実施例
第１図〜第４図は本発明の一実施例のチタンシリサイド
化接合を形成する工程断面図である。第１図において、
１はシリコン基板（１００）で比抵抗はｎ型なら１〜１
，６Ω・ｍ、ｐ型なら１ｏ〜１６Ω・口とする。２は素
子間分離用に形成された酸化膜である。このシリコン基
板表面を非晶質化するためシリコンイオン注入をエネル
ギー８゜ＫｅＶ、ドーズ量５ Ｘ １０１５創−２で行
った。この時非晶質化される深さ領域は後にチタンシリ
サイドが形成される領域とほぼ一致する。このシリコン
基板全面に金属チタン被膜３をＤＣマグネトロンスパッ
タ法により３５ ｎｍ堆積したあと、チタン被膜とシリ
コン基板の界面をミキシングするため再びシリコンイオ
ン注入をエネルギー４０ＫｅＶドーズ量５×１０１５ｃ
ｒｎ−２の条件で行う（第２図）。
化接合を形成する工程断面図である。第１図において、
１はシリコン基板（１００）で比抵抗はｎ型なら１〜１
，６Ω・ｍ、ｐ型なら１ｏ〜１６Ω・口とする。２は素
子間分離用に形成された酸化膜である。このシリコン基
板表面を非晶質化するためシリコンイオン注入をエネル
ギー８゜ＫｅＶ、ドーズ量５ Ｘ １０１５創−２で行
った。この時非晶質化される深さ領域は後にチタンシリ
サイドが形成される領域とほぼ一致する。このシリコン
基板全面に金属チタン被膜３をＤＣマグネトロンスパッ
タ法により３５ ｎｍ堆積したあと、チタン被膜とシリ
コン基板の界面をミキシングするため再びシリコンイオ
ン注入をエネルギー４０ＫｅＶドーズ量５×１０１５ｃ
ｒｎ−２の条件で行う（第２図）。
次に窒素ガスの導入が可能なランプアニーラ−により６
００〜６６０℃の温度範囲で６０秒間熱処理し、シリコ
ン基板上のチタンのシリサイド化を行う。Ｈ２Ｓｏ４＋
Ｈ２Ｑ２液によシ未反応チタンを選択的に除去したとこ
ろ、チタンシリサイドの分離酸化膜上への這い上がり（
横方向成長）がなく、シリコン上にのみチタンシリサイ
ド層４が形成される。さらにチタンシリサイド層４をダ
イシリサイド化するため窒素雰囲気中で７６０〜Ｂ’Ｏ
Ｏ°Ｃの温度範囲で再びランプアニールを行う。次にｎ
＋ｐ接合の形成のためにはドーズ量１ｏ１５ｃｒｎ−２
台のＡｓ＋をエネルギー１ｏＯＫｅ■で注入し、ｐ＋ｎ
接合の形成のためにはドーズ量１０１５ｃｍ−２台のＢ
＋をエネルギー１０ＫｅＶで注入した（第３図）。ＣＶ
Ｄ法により層間絶縁膜６を５００ｎｍ堆積した後、注入
不純物の活性化と層間絶縁膜６の稠密化のだめ電気炉で
９００°Ｃ１３０分間の熱処理を行った（第４図）。結
果として、９００’Ｃ，３０分間の熱処理の後もチタン
シリサイド層４の凝集による表面粗れが少ないシリサイ
ド化接合が得られた。
００〜６６０℃の温度範囲で６０秒間熱処理し、シリコ
ン基板上のチタンのシリサイド化を行う。Ｈ２Ｓｏ４＋
Ｈ２Ｑ２液によシ未反応チタンを選択的に除去したとこ
ろ、チタンシリサイドの分離酸化膜上への這い上がり（
横方向成長）がなく、シリコン上にのみチタンシリサイ
ド層４が形成される。さらにチタンシリサイド層４をダ
イシリサイド化するため窒素雰囲気中で７６０〜Ｂ’Ｏ
Ｏ°Ｃの温度範囲で再びランプアニールを行う。次にｎ
＋ｐ接合の形成のためにはドーズ量１ｏ１５ｃｒｎ−２
台のＡｓ＋をエネルギー１ｏＯＫｅ■で注入し、ｐ＋ｎ
接合の形成のためにはドーズ量１０１５ｃｍ−２台のＢ
＋をエネルギー１０ＫｅＶで注入した（第３図）。ＣＶ
Ｄ法により層間絶縁膜６を５００ｎｍ堆積した後、注入
不純物の活性化と層間絶縁膜６の稠密化のだめ電気炉で
９００°Ｃ１３０分間の熱処理を行った（第４図）。結
果として、９００’Ｃ，３０分間の熱処理の後もチタン
シリサイド層４の凝集による表面粗れが少ないシリサイ
ド化接合が得られた。
発明の効果
以上のように、本発明は、半導体装置の高集積化・高速
化に伴い、ＭＯＳＦＥＴのノース／ドレインなど浅い拡
散層上に自己整合的に、大規模集積回路製造上必要とさ
れる９００℃、３０分間程度の熱処理を経ても均一性の
損われないチタンシリサイド層を形成することを可能に
するものであシ、超微細な半導体装置の製造に大きく寄
与するものである。
化に伴い、ＭＯＳＦＥＴのノース／ドレインなど浅い拡
散層上に自己整合的に、大規模集積回路製造上必要とさ
れる９００℃、３０分間程度の熱処理を経ても均一性の
損われないチタンシリサイド層を形成することを可能に
するものであシ、超微細な半導体装置の製造に大きく寄
与するものである。
第１図〜第４図は本発明の一実施例における半導体装置
の製造方法を説明するための断面図である０ １・・・・・・シリコン基板、２・・・・・・素子間分
離用酸化膜、３°°゛・・・金属チタン被膜、４・・・
・・・チタンシリサイド層、５・・・・・・ｐｎ接合面
、６・・・・・・層間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
の製造方法を説明するための断面図である０ １・・・・・・シリコン基板、２・・・・・・素子間分
離用酸化膜、３°°゛・・・金属チタン被膜、４・・・
・・・チタンシリサイド層、５・・・・・・ｐｎ接合面
、６・・・・・・層間絶縁膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (1)
- 素子間分離用の絶縁膜が形成されたシリコン基板上にチ
タンシリサイド膜で裏打ちされた浅い接合を形成するに
際し、前記シリコン基板にシリコンイオンを注入するこ
とにより非晶質化した後、金属チタン被膜を堆積し、さ
らにこのチタン／シリコン界面をミキシングするため再
度シリコンイオン注入を行うことによって良好な膜質の
チタンシリサイドを自己整合的に形成するようにした半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153187A JPS63227018A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6153187A JPS63227018A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63227018A true JPS63227018A (ja) | 1988-09-21 |
Family
ID=13173780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6153187A Pending JPS63227018A (ja) | 1987-03-17 | 1987-03-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63227018A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165628A (ja) * | 1988-12-20 | 1990-06-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO1996013061A1 (en) * | 1994-10-25 | 1996-05-02 | Advanced Micro Devices, Inc. | Method of forming a thermally stable silicide |
| JPH08162453A (ja) * | 1994-12-06 | 1996-06-21 | Nec Corp | 半導体装置の製造方法 |
| US6133635A (en) * | 1997-06-30 | 2000-10-17 | Philips Electronics North America Corp. | Process for making self-aligned conductive via structures |
-
1987
- 1987-03-17 JP JP6153187A patent/JPS63227018A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02165628A (ja) * | 1988-12-20 | 1990-06-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| WO1996013061A1 (en) * | 1994-10-25 | 1996-05-02 | Advanced Micro Devices, Inc. | Method of forming a thermally stable silicide |
| JPH08162453A (ja) * | 1994-12-06 | 1996-06-21 | Nec Corp | 半導体装置の製造方法 |
| US6133635A (en) * | 1997-06-30 | 2000-10-17 | Philips Electronics North America Corp. | Process for making self-aligned conductive via structures |
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