JPH06163576A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06163576A JPH06163576A JP33560392A JP33560392A JPH06163576A JP H06163576 A JPH06163576 A JP H06163576A JP 33560392 A JP33560392 A JP 33560392A JP 33560392 A JP33560392 A JP 33560392A JP H06163576 A JPH06163576 A JP H06163576A
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- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon film
- fluorine
- boron
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- Withdrawn
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 Ｐ型ゲート電極及び浅いソース／ドレイン拡
散層を有する微細構造のＰ型ＭＯＳトランジスタを信頼
性良く製造する。 【構成】 多結晶シリコン膜３にホウ素４をイオン注入
した後、多結晶シリコン膜３の上に高融点金属シリサイ
ド膜５をゲート電極の形状にパターン形成し、この高融
点金属シリサイド膜５をマスクとしてフッ素６をイオン
注入する。しかる後、熱処理を行い、フッ素を注入した
領域からのみ基板１内にホウ素を拡散させて、浅いソー
ス／ドレイン拡散層７を形成する。 【効果】 ゲート電極部分の多結晶シリコン膜３及びそ
の下のゲート酸化膜２にはフッ素がイオン注入されない
ので、このゲート酸化膜２を通じて半導体基板１内にホ
ウ素が拡散することによるＭＯＳトランジスタのしきい
値電圧の変動が抑制される。
散層を有する微細構造のＰ型ＭＯＳトランジスタを信頼
性良く製造する。 【構成】 多結晶シリコン膜３にホウ素４をイオン注入
した後、多結晶シリコン膜３の上に高融点金属シリサイ
ド膜５をゲート電極の形状にパターン形成し、この高融
点金属シリサイド膜５をマスクとしてフッ素６をイオン
注入する。しかる後、熱処理を行い、フッ素を注入した
領域からのみ基板１内にホウ素を拡散させて、浅いソー
ス／ドレイン拡散層７を形成する。 【効果】 ゲート電極部分の多結晶シリコン膜３及びそ
の下のゲート酸化膜２にはフッ素がイオン注入されない
ので、このゲート酸化膜２を通じて半導体基板１内にホ
ウ素が拡散することによるＭＯＳトランジスタのしきい
値電圧の変動が抑制される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、不純物の拡散方法に関するものである。
関し、特に、不純物の拡散方法に関するものである。
【０００２】
【従来の技術】従来、ＣＭＯＳ型の半導体集積回路を製
造する場合、製造工程の簡略化より、Ｐ型ＭＯＳトラン
ジスタにおいてもＮ型多結晶シリコン電極を用いる埋め
込みチャネル型の構造が採られてきた。しかし、素子の
微細化を進めていく上で、ショートチャネル効果耐性等
の特性の優れた表面チャネル型の構造が求められてき
た。
造する場合、製造工程の簡略化より、Ｐ型ＭＯＳトラン
ジスタにおいてもＮ型多結晶シリコン電極を用いる埋め
込みチャネル型の構造が採られてきた。しかし、素子の
微細化を進めていく上で、ショートチャネル効果耐性等
の特性の優れた表面チャネル型の構造が求められてき
た。
【０００３】また、一方、素子の微細化には、ソース／
ドレイン拡散層の浅接合化という要求がある。従来、イ
オン注入法を用いたＰ型ソース／ドレイン拡散層の浅接
合化には、注入イオンとして、実効注入エネルギーが小
さく、浅い注入が可能な二フッ化ホウ素イオンが用いら
れてきた。
ドレイン拡散層の浅接合化という要求がある。従来、イ
オン注入法を用いたＰ型ソース／ドレイン拡散層の浅接
合化には、注入イオンとして、実効注入エネルギーが小
さく、浅い注入が可能な二フッ化ホウ素イオンが用いら
れてきた。
【０００４】以上のようなＰ型ＭＯＳトランジスタの微
細化において、Ｐ型導電性のゲート電極及び浅いソース
／ドレイン拡散層の形成を同時に実現する方法として、
従来、図２に示すような方法が採られている。
細化において、Ｐ型導電性のゲート電極及び浅いソース
／ドレイン拡散層の形成を同時に実現する方法として、
従来、図２に示すような方法が採られている。
【０００５】まず、図２（ａ）に示すように、Ｎ型半導
体基板（Ｎウェル）１１上に熱酸化膜１２を形成し、そ
の上に多結晶シリコン膜１３を形成する。
体基板（Ｎウェル）１１上に熱酸化膜１２を形成し、そ
の上に多結晶シリコン膜１３を形成する。
【０００６】次に、図２（ｂ）に示すように、多結晶シ
リコン膜１３をゲート電極のパターンに加工する。
リコン膜１３をゲート電極のパターンに加工する。
【０００７】次に、図２（ｃ）に示すように、全面に二
フッ化ホウ素イオン１８を低エネルギーでイオン注入
し、図２（ｄ）に示すように、Ｐ型導電性のゲート電極
１３及び浅いソース／ドレイン拡散層１７を同時に形成
する。
フッ化ホウ素イオン１８を低エネルギーでイオン注入
し、図２（ｄ）に示すように、Ｐ型導電性のゲート電極
１３及び浅いソース／ドレイン拡散層１７を同時に形成
する。
【０００８】
【発明が解決しようとする課題】上述した従来の製造方
法では、浅いソース／ドレイン拡散層１７を形成する
際、ゲート電極１３にも二フッ化ホウ素イオン１８をイ
オン注入している。このため、ゲート電極１３に注入さ
れたフッ素が、その下のゲート酸化膜１２中に拡散し、
このゲート酸化膜１２中に拡散したフッ素は、酸化膜中
のホウ素の拡散を促進するので、ゲート電極１３中のホ
ウ素がこのゲート酸化膜１２を突き抜けて半導体基板１
１中にまで達し、トランジスタのしきい値電圧を変動さ
せて、半導体集積回路の信頼性を低下させるという問題
があった。
法では、浅いソース／ドレイン拡散層１７を形成する
際、ゲート電極１３にも二フッ化ホウ素イオン１８をイ
オン注入している。このため、ゲート電極１３に注入さ
れたフッ素が、その下のゲート酸化膜１２中に拡散し、
このゲート酸化膜１２中に拡散したフッ素は、酸化膜中
のホウ素の拡散を促進するので、ゲート電極１３中のホ
ウ素がこのゲート酸化膜１２を突き抜けて半導体基板１
１中にまで達し、トランジスタのしきい値電圧を変動さ
せて、半導体集積回路の信頼性を低下させるという問題
があった。
【０００９】そこで、本発明の目的は、例えば、Ｐ型ゲ
ート電極及び浅いソース／ドレイン拡散層を形成する
際、ゲート酸化膜へのフッ素の拡散を抑制することによ
り、信頼性を損なわずに半導体装置の微細化を実現する
半導体装置の製造方法を提供することである。
ート電極及び浅いソース／ドレイン拡散層を形成する
際、ゲート酸化膜へのフッ素の拡散を抑制することによ
り、信頼性を損なわずに半導体装置の微細化を実現する
半導体装置の製造方法を提供することである。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体装置の製造方法は、半導体基板
上に熱酸化膜及び多結晶シリコン膜を順次形成する工程
と、前記多結晶シリコン膜にホウ素を導入する工程と、
前記多結晶シリコン膜の上に絶縁膜又は高融点金属シリ
サイド膜を堆積する工程と、前記絶縁膜又は高融点金属
シリサイド膜をパターニングする工程と、パターニング
された前記絶縁膜又は高融点金属シリサイド膜をマスク
として前記多結晶シリコン膜中又は前記多結晶シリコン
膜と前記熱酸化膜中にフッ素をイオン注入する工程と、
フッ素が注入された領域からホウ素を熱拡散により前記
半導体基板中に導入する工程と、前記絶縁膜又は高融点
金属シリサイド膜をマスクとして前記多結晶シリコン膜
をパターニングする工程とを有する。
ために、本発明の半導体装置の製造方法は、半導体基板
上に熱酸化膜及び多結晶シリコン膜を順次形成する工程
と、前記多結晶シリコン膜にホウ素を導入する工程と、
前記多結晶シリコン膜の上に絶縁膜又は高融点金属シリ
サイド膜を堆積する工程と、前記絶縁膜又は高融点金属
シリサイド膜をパターニングする工程と、パターニング
された前記絶縁膜又は高融点金属シリサイド膜をマスク
として前記多結晶シリコン膜中又は前記多結晶シリコン
膜と前記熱酸化膜中にフッ素をイオン注入する工程と、
フッ素が注入された領域からホウ素を熱拡散により前記
半導体基板中に導入する工程と、前記絶縁膜又は高融点
金属シリサイド膜をマスクとして前記多結晶シリコン膜
をパターニングする工程とを有する。
【００１１】
【作用】本発明の半導体装置の製造方法においては、ホ
ウ素を含有する多結晶シリコン膜に対しフッ素を選択的
に導入することにより、フッ素が導入された領域では、
熱酸化膜を通したホウ素の半導体基板への拡散が促進さ
れて浅い接合が形成され、一方、フッ素が導入されなか
った例えばゲート領域では、ホウ素の拡散が抑制される
ので、ＭＯＳトランジスタのしきい値電圧の変動を抑制
でき、信頼性の高い微細構造の半導体装置を得ることが
できる。
ウ素を含有する多結晶シリコン膜に対しフッ素を選択的
に導入することにより、フッ素が導入された領域では、
熱酸化膜を通したホウ素の半導体基板への拡散が促進さ
れて浅い接合が形成され、一方、フッ素が導入されなか
った例えばゲート領域では、ホウ素の拡散が抑制される
ので、ＭＯＳトランジスタのしきい値電圧の変動を抑制
でき、信頼性の高い微細構造の半導体装置を得ることが
できる。
【００１２】
【実施例】以下、本発明を一実施例につき図１を参照し
て説明する。
て説明する。
【００１３】まず、図１（ａ）に示すように、Ｎ型半導
体基板（又はＮウェル）１上に厚さ６〜１８ｎｍ程度の
熱酸化膜２を形成し、更に、この熱酸化膜２の上に厚さ
１００〜３００ｎｍ程度の多結晶シリコン膜３を堆積さ
せる。
体基板（又はＮウェル）１上に厚さ６〜１８ｎｍ程度の
熱酸化膜２を形成し、更に、この熱酸化膜２の上に厚さ
１００〜３００ｎｍ程度の多結晶シリコン膜３を堆積さ
せる。
【００１４】次に、図１（ｂ）に示すように、多結晶シ
リコン膜３に、ホウ素４を、注入エネルギー３〜１５ｋ
ｅＶ及びドーズ量１×１０15〜１０16ｃｍ-2程度の条件
でイオン注入する。
リコン膜３に、ホウ素４を、注入エネルギー３〜１５ｋ
ｅＶ及びドーズ量１×１０15〜１０16ｃｍ-2程度の条件
でイオン注入する。
【００１５】次に、図１（ｃ）に示すように、多結晶シ
リコン膜３の上にタングステンシリサイド膜５を厚さ１
００〜２００ｎｍ程度に堆積させる。
リコン膜３の上にタングステンシリサイド膜５を厚さ１
００〜２００ｎｍ程度に堆積させる。
【００１６】次に、図１（ｄ）に示すように、このタン
グステンシリサイド膜５をパターニング技術によりゲー
ト電極形状に加工する。
グステンシリサイド膜５をパターニング技術によりゲー
ト電極形状に加工する。
【００１７】次に、図１（ｅ）に示すように、このパタ
ーニングされたタングステンシリサイド膜５をマスクと
して用い、ソース／ドレイン拡散層を形成すべき領域に
対応する部分の多結晶シリコン膜３又はこの多結晶シリ
コン膜３とその下の熱酸化膜２に、フッ素６を、注入エ
ネルギー５〜４０ｋｅＶ程度及びドーズ量１×１０15〜
１０16ｃｍ-2程度の条件でイオン注入する。
ーニングされたタングステンシリサイド膜５をマスクと
して用い、ソース／ドレイン拡散層を形成すべき領域に
対応する部分の多結晶シリコン膜３又はこの多結晶シリ
コン膜３とその下の熱酸化膜２に、フッ素６を、注入エ
ネルギー５〜４０ｋｅＶ程度及びドーズ量１×１０15〜
１０16ｃｍ-2程度の条件でイオン注入する。
【００１８】次に、図１（ｆ）に示すように、９００〜
１１５０℃の温度で１０秒〜３０分程度の熱処理を行
い、フッ素を導入した領域の熱酸化膜２を介してホウ素
を半導体基板１中に拡散させ、浅いソース／ドレイン拡
散層７を形成する。
１１５０℃の温度で１０秒〜３０分程度の熱処理を行
い、フッ素を導入した領域の熱酸化膜２を介してホウ素
を半導体基板１中に拡散させ、浅いソース／ドレイン拡
散層７を形成する。
【００１９】次に、図１（ｇ）に示すように、タングス
テンシリサイド膜５をマスクとして多結晶シリコン膜３
をパターニングすることにより、ゲート電極を形成す
る。
テンシリサイド膜５をマスクとして多結晶シリコン膜３
をパターニングすることにより、ゲート電極を形成す
る。
【００２０】なお、上述の実施例では、多結晶シリコン
膜３上に、高融点金属シリサイド膜としてタングステン
シリサイド膜を用いたが、チタンシリサイド膜等の他の
高融点金属シリサイド膜を用いても良い。これらの場
合、ゲート電極はポリサイド構造となる。また、高融点
金属シリサイド膜の代わりに酸化膜等の絶縁膜を用いて
も良い。
膜３上に、高融点金属シリサイド膜としてタングステン
シリサイド膜を用いたが、チタンシリサイド膜等の他の
高融点金属シリサイド膜を用いても良い。これらの場
合、ゲート電極はポリサイド構造となる。また、高融点
金属シリサイド膜の代わりに酸化膜等の絶縁膜を用いて
も良い。
【００２１】
【発明の効果】本発明によれば、ホウ素を含有する多結
晶シリコン膜にフッ素を選択的に導入することにより、
例えば、ソース／ドレイン拡散層を形成すべき半導体基
板の領域にのみ選択的にホウ素を導入することが可能で
あり、この結果、Ｐ型導電性を持つゲート電極と浅いソ
ース／ドレイン拡散層を有する微細ＭＯＳトランジスタ
を得ることができ、且つ、ゲート酸化膜下の半導体基板
へのホウ素の拡散を抑制することができるので、しきい
値電圧の変動を抑えた信頼性の高い微細構造の半導体装
置を製造することができる。
晶シリコン膜にフッ素を選択的に導入することにより、
例えば、ソース／ドレイン拡散層を形成すべき半導体基
板の領域にのみ選択的にホウ素を導入することが可能で
あり、この結果、Ｐ型導電性を持つゲート電極と浅いソ
ース／ドレイン拡散層を有する微細ＭＯＳトランジスタ
を得ることができ、且つ、ゲート酸化膜下の半導体基板
へのホウ素の拡散を抑制することができるので、しきい
値電圧の変動を抑えた信頼性の高い微細構造の半導体装
置を製造することができる。
【図１】本発明の一実施例による半導体装置の製造方法
を示す断面図である。
を示す断面図である。
【図２】従来の半導体装置の製造方法を示す断面図であ
る。
る。
１ 半導体基板 ２ 熱酸化膜 ３ 多結晶シリコン膜 ４ ホウ素イオン ５ タングステンシリサイド膜 ６ フッ素イオン ７ ソース／ドレイン拡散層
Claims (1)
- 【請求項１】 半導体基板上に熱酸化膜及び多結晶シリ
コン膜を順次形成する工程と、 前記多結晶シリコン膜にホウ素を導入する工程と、 前記多結晶シリコン膜の上に絶縁膜又は高融点金属シリ
サイド膜を堆積する工程と、 前記絶縁膜又は高融点金属シリサイド膜をパターニング
する工程と、 パターニングされた前記絶縁膜又は高融点金属シリサイ
ド膜をマスクとして前記多結晶シリコン膜中又は前記多
結晶シリコン膜と前記熱酸化膜中にフッ素をイオン注入
する工程と、 フッ素が注入された領域からホウ素を熱拡散により前記
半導体基板中に導入する工程と、 前記絶縁膜又は高融点金属シリサイド膜をマスクとして
前記多結晶シリコン膜をパターニングする工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33560392A JPH06163576A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33560392A JPH06163576A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163576A true JPH06163576A (ja) | 1994-06-10 |
Family
ID=18290434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33560392A Withdrawn JPH06163576A (ja) | 1992-11-20 | 1992-11-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163576A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677213A (en) * | 1995-02-24 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming a semiconductor device having a shallow junction and a low sheet resistance |
| US5811343A (en) * | 1996-07-15 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxidation method for removing fluorine gas inside polysilicon during semiconductor manufacturing to prevent delamination of subsequent layer induced by fluorine outgassing dielectric |
| US6890842B2 (en) * | 1996-01-31 | 2005-05-10 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US8546196B2 (en) | 2010-03-18 | 2013-10-01 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method thereof |
-
1992
- 1992-11-20 JP JP33560392A patent/JPH06163576A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677213A (en) * | 1995-02-24 | 1997-10-14 | Hyundai Electronics Industries Co., Ltd. | Method for forming a semiconductor device having a shallow junction and a low sheet resistance |
| US6890842B2 (en) * | 1996-01-31 | 2005-05-10 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US7385222B2 (en) | 1996-01-31 | 2008-06-10 | Micron Technology, Inc. | Thin film transistors and semiconductor constructions |
| US7452760B2 (en) | 1996-01-31 | 2008-11-18 | Micron Technology, Inc. | Thin film transistors and semiconductor constructions |
| US7566907B2 (en) | 1996-01-31 | 2009-07-28 | Micron Technology, Inc. | Thin film transistors and semiconductor constructions |
| US7825414B2 (en) | 1996-01-31 | 2010-11-02 | Micron Technology, Inc. | Method of forming a thin film transistor |
| US5811343A (en) * | 1996-07-15 | 1998-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxidation method for removing fluorine gas inside polysilicon during semiconductor manufacturing to prevent delamination of subsequent layer induced by fluorine outgassing dielectric |
| US8546196B2 (en) | 2010-03-18 | 2013-10-01 | Kabushiki Kaisha Toshiba | Non-volatile memory device and manufacturing method thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |