JPH0212960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0212960A JPH0212960A JP63163807A JP16380788A JPH0212960A JP H0212960 A JPH0212960 A JP H0212960A JP 63163807 A JP63163807 A JP 63163807A JP 16380788 A JP16380788 A JP 16380788A JP H0212960 A JPH0212960 A JP H0212960A
- Authority
- JP
- Japan
- Prior art keywords
- region
- forming
- regions
- type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 150000002500 ions Chemical class 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims description 13
- 230000000873 masking effect Effects 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 26
- 238000000034 method Methods 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 101100128228 Schizosaccharomyces pombe (strain 972 / ATCC 24843) lid2 gene Proteins 0.000 description 2
- 230000005465 channeling Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 235000014121 butter Nutrition 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法、特に相補型絶縁ゲート
型トランジスタ、いわゆるＣ−ＭＯＳで、しかもゲート
側の不純物を低めたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＣ−ＭＯＳの製造方法
に関わる。
型トランジスタ、いわゆるＣ−ＭＯＳで、しかもゲート
側の不純物を低めたいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＣ−ＭＯＳの製造方法
に関わる。
本発明は、第１導電型領域と第２導電型領域上にそれぞ
れゲート電極を形成し、その側壁にサイドウオールを形
成し斜め方向からの不純物イオン注入によってゲート電
極側にサイドウオールの裾部を突き抜けて生じた低不純
物濃度領域が形成されるようにして、ＬＤＤ構造のＣ−
ＭＯＳを、マスク工程の減少化を図って製造できるよう
にして製造の簡易化を図る。
れゲート電極を形成し、その側壁にサイドウオールを形
成し斜め方向からの不純物イオン注入によってゲート電
極側にサイドウオールの裾部を突き抜けて生じた低不純
物濃度領域が形成されるようにして、ＬＤＤ構造のＣ−
ＭＯＳを、マスク工程の減少化を図って製造できるよう
にして製造の簡易化を図る。
ＭＯＳ）ランジスタを中心とする半導体素子例えばＣ−
ＭＯＳ等の集積回路におけるその半導体素子の微細化は
、著しい勢いで進んでおり、スケーリング則に従い接合
深さも浅くなってきている。
ＭＯＳ等の集積回路におけるその半導体素子の微細化は
、著しい勢いで進んでおり、スケーリング則に従い接合
深さも浅くなってきている。
この結果、接合における電界分布も急峻となり、ホット
エレクトロンが発生しやすくなり、また、ソース及びド
レイン領域の形成のための不純物イオン注入後のアニー
ル処理すなわち熱処理によってソース及びドレイン領域
の不純物導入領域が、ゲート下にまでまわり込みいわゆ
るショートチャンネル効果が生じトランジスタ特性の劣
化を招来するという問題点がある。このような問題の発
生を防ぐために、ソース及びドレイン領域と、ゲート直
下との間にそれらの中間の濃度をもつ中間不純物濃度領
域を形成するようにしたいわゆるＬＤＤ構造をとること
が特゛にそのチャンネル長が１μｍ以下の狭チヤンネル
トランジスタにおいて広く適用されるに至っている。
エレクトロンが発生しやすくなり、また、ソース及びド
レイン領域の形成のための不純物イオン注入後のアニー
ル処理すなわち熱処理によってソース及びドレイン領域
の不純物導入領域が、ゲート下にまでまわり込みいわゆ
るショートチャンネル効果が生じトランジスタ特性の劣
化を招来するという問題点がある。このような問題の発
生を防ぐために、ソース及びドレイン領域と、ゲート直
下との間にそれらの中間の濃度をもつ中間不純物濃度領
域を形成するようにしたいわゆるＬＤＤ構造をとること
が特゛にそのチャンネル長が１μｍ以下の狭チヤンネル
トランジスタにおいて広く適用されるに至っている。
この種のＬＤＤ型Ｃ−ＭＯＳの製造方法の一例を第２図
を参照して説明する。
を参照して説明する。
この例においては、ｐ型の半導体基板Ｓ上にＣ−ＭＯＳ
を形成する場合で、この場合、第２図Ａに示すように、
例えばｐ型の半導体基板Ｓが用意される。基板Ｓの表面
のＭＯＳ、すなわち回路素子の形成部以外のフィールド
部に選択的に厚いＳｉｎ、酸化膜より成るフィールド絶
縁層（７）が形成される。基板Ｓには、ｎ型のウェル領
域によるｎ型の第２半導体領域（２）と、他部の半導体
基板Ｓ表面によるｐ型の第１半導体領域（１）とを形成
し、ｐ型の第１の半導体領域（１）及びｎ型の第２半導
体領域（２）にそれぞれ選択的に第１及び第２のＳｉｎ
、ゲート絶縁膜（３，）及び（３２）を介してそれぞれ
低比例多結晶シリコン等よりなるゲート電極（４Ｉ）及
び（４□）を選択的に周知の技術によって形成する。次
に、ｐ型の第１半導体領域（１）上に、すなわち第２半
導体領域（２）上に窓（５Ｗ）が開けられた第１のイオ
ン注入マスク層（５）を例えばフォトレジストの塗布、
パターン露光及び現像処理によって形成する第１のマス
ク工程を行う。そして、この第１のマスク層（５）とゲ
ート電極（４２）と、更に成る場合はフィールド絶縁層
（７）とをイオン注入マスクとしてｎ型の第２半導体領
域（２）上に選択的にｐ型の不純物イオンの注入を行っ
て低不純物濃度のソース及びドレイン領域（６８２）
及び（６ｄ２） を形成する。
を形成する場合で、この場合、第２図Ａに示すように、
例えばｐ型の半導体基板Ｓが用意される。基板Ｓの表面
のＭＯＳ、すなわち回路素子の形成部以外のフィールド
部に選択的に厚いＳｉｎ、酸化膜より成るフィールド絶
縁層（７）が形成される。基板Ｓには、ｎ型のウェル領
域によるｎ型の第２半導体領域（２）と、他部の半導体
基板Ｓ表面によるｐ型の第１半導体領域（１）とを形成
し、ｐ型の第１の半導体領域（１）及びｎ型の第２半導
体領域（２）にそれぞれ選択的に第１及び第２のＳｉｎ
、ゲート絶縁膜（３，）及び（３２）を介してそれぞれ
低比例多結晶シリコン等よりなるゲート電極（４Ｉ）及
び（４□）を選択的に周知の技術によって形成する。次
に、ｐ型の第１半導体領域（１）上に、すなわち第２半
導体領域（２）上に窓（５Ｗ）が開けられた第１のイオ
ン注入マスク層（５）を例えばフォトレジストの塗布、
パターン露光及び現像処理によって形成する第１のマス
ク工程を行う。そして、この第１のマスク層（５）とゲ
ート電極（４２）と、更に成る場合はフィールド絶縁層
（７）とをイオン注入マスクとしてｎ型の第２半導体領
域（２）上に選択的にｐ型の不純物イオンの注入を行っ
て低不純物濃度のソース及びドレイン領域（６８２）
及び（６ｄ２） を形成する。
次に、第２図Ｂに示すように、第１のマスク層（５）を
除去し、ｐ型の第１半導体領域（１）上に窓（８Ｗ）を
有する第２のイオン注入マスク層（８）を第２の半導体
領域（２）上に、同様に例えばフォトレジストの塗布、
パターン露光及び現像処理によって形成する。そして、
マスク層（８）とゲート電極（４，）と、更に成る場合
はフィールド絶縁層（７）をマスクとして、それぞれｎ
ｆｉの不純物を選択的にイオン注入してソース及びドレ
インの各低濃度不純物領域（６ｓ、）及び（６ｄｌ）
を選択的に形成する。
除去し、ｐ型の第１半導体領域（１）上に窓（８Ｗ）を
有する第２のイオン注入マスク層（８）を第２の半導体
領域（２）上に、同様に例えばフォトレジストの塗布、
パターン露光及び現像処理によって形成する。そして、
マスク層（８）とゲート電極（４，）と、更に成る場合
はフィールド絶縁層（７）をマスクとして、それぞれｎ
ｆｉの不純物を選択的にイオン注入してソース及びドレ
インの各低濃度不純物領域（６ｓ、）及び（６ｄｌ）
を選択的に形成する。
次に、第２図Ｃに示すように、第２のイオン注入マスク
層（８）を除去し、例えば全面的ＣＶＤ （化学的気相
成長法）によるＳｉｎ、等の絶縁層の形成、及び例えば
ＲＩＥ （反応性イオンエツチング）によるエッチバッ
クを行って、各ゲート電極（４，）及び（４，）の側壁
にサイドウオール（９１）及び（９□）を形成する。
層（８）を除去し、例えば全面的ＣＶＤ （化学的気相
成長法）によるＳｉｎ、等の絶縁層の形成、及び例えば
ＲＩＥ （反応性イオンエツチング）によるエッチバッ
クを行って、各ゲート電極（４，）及び（４，）の側壁
にサイドウオール（９１）及び（９□）を形成する。
第２図りに示すように、再び第２半導体領域（２）上に
窓（ＩＯＷ） を有する第３のイオン注入マスク８（
１０）を同様にフォトレジストの塗布、バター”Ｊｎ光
及び現像処理によって形成し、このイオン注入マスク層
（１０）とゲート電極（４２）とサイドウオール（９，
）と、更に成る場合はフィールド絶縁層（７）とをイオ
ン注入マスクとして各領域（６Ｓ、）及び（６ｄ２）上
に高濃度にｐ型の不純物イオンを注入してソース及びド
レイン領域の高濃度不純物領域（１１Ｓ２）及び（１１
ｄ＊）を形成する。
窓（ＩＯＷ） を有する第３のイオン注入マスク８（
１０）を同様にフォトレジストの塗布、バター”Ｊｎ光
及び現像処理によって形成し、このイオン注入マスク層
（１０）とゲート電極（４２）とサイドウオール（９，
）と、更に成る場合はフィールド絶縁層（７）とをイオ
ン注入マスクとして各領域（６Ｓ、）及び（６ｄ２）上
に高濃度にｐ型の不純物イオンを注入してソース及びド
レイン領域の高濃度不純物領域（１１Ｓ２）及び（１１
ｄ＊）を形成する。
次に、第２図Ｅに示すよう、マスク層（１０）を除去し
、再び、ｐ型の第１半導体領域（１）上に窓（１２Ｗ）
を有する第４のイオン注入マスク層（１２）を第２半導
体領域（２）上に、同様にフォトレジストの塗布、パタ
ーン露光及び現像処理によって形成して、同様に各ソー
ス及びドレインの低濃度不純物領域（６Ｓ、） 及び（
６ｄｌ） 上にそれぞれ高濃度不純物領域ｍｓ、）及び
（ｌｉｄ、）をイオン注入によって形成する。
、再び、ｐ型の第１半導体領域（１）上に窓（１２Ｗ）
を有する第４のイオン注入マスク層（１２）を第２半導
体領域（２）上に、同様にフォトレジストの塗布、パタ
ーン露光及び現像処理によって形成して、同様に各ソー
ス及びドレインの低濃度不純物領域（６Ｓ、） 及び（
６ｄｌ） 上にそれぞれ高濃度不純物領域ｍｓ、）及び
（ｌｉｄ、）をイオン注入によって形成する。
その後、第２図Ｆに示すように、例えばＡｊ２の蒸着及
びパターン化によって各ゲート電極（４，）及び（４２
）上に金属ゲート電極（１３，）及び（１３２）を形成
し、各高濃度不純物領域（１１ｓ＝Ｈ１１ｄ）（ｌｉｄ
） （ｌｌｓｚ）（１１ｄ２）上にソース及びドレイン
金属電極（１４９，）（１４ｄ、） （１４ｓ２） （
１４ｄ２）を必要に応じて被着形成する。
びパターン化によって各ゲート電極（４，）及び（４２
）上に金属ゲート電極（１３，）及び（１３２）を形成
し、各高濃度不純物領域（１１ｓ＝Ｈ１１ｄ）（ｌｉｄ
） （ｌｌｓｚ）（１１ｄ２）上にソース及びドレイン
金属電極（１４９，）（１４ｄ、） （１４ｓ２） （
１４ｄ２）を必要に応じて被着形成する。
このようにしてそれぞれ低濃度不純物領域（６ｓ、）（
６ｄｌ） （６Ｓ２） （６ｄ２）と高濃度不純物領域
（ｌｌｓ、） （ｌｉｄ、）（１１Ｓ２） （１１６２
）により、ソース及びドレイン各領域（ｉｓ） （２ｓ
）及び（ｌｄ） （２ｄ）が形成されたＬＤＤ型のＣ−
ＭＯＳを形成する。この場合、第１〜第４のマスク（５
） （８） （１０） （１２）を形成するという４回
のマスク工程を行うものであり、その作業はフォトレジ
ストの塗布、パターン露光、現做処理という極めて煩雑
な作業をとることによって著しく量産性を阻害する。
６ｄｌ） （６Ｓ２） （６ｄ２）と高濃度不純物領域
（ｌｌｓ、） （ｌｉｄ、）（１１Ｓ２） （１１６２
）により、ソース及びドレイン各領域（ｉｓ） （２ｓ
）及び（ｌｄ） （２ｄ）が形成されたＬＤＤ型のＣ−
ＭＯＳを形成する。この場合、第１〜第４のマスク（５
） （８） （１０） （１２）を形成するという４回
のマスク工程を行うものであり、その作業はフォトレジ
ストの塗布、パターン露光、現做処理という極めて煩雑
な作業をとることによって著しく量産性を阻害する。
本発明は、この種のＬＤＤ型のＣ−ＭＯＳを得るに当た
って、イオン注入マスクの使用を半減させて製造の簡易
化を図ることによって量産性の低下の課題の解決を図る
。
って、イオン注入マスクの使用を半減させて製造の簡易
化を図ることによって量産性の低下の課題の解決を図る
。
本発明においては、第１図にその各製造工程の路線的拡
大断面図を示すように、第１図Ａに示す半導体基板Ｓの
表面に形成した第１導電型の第１半導体領域（１）と第
２導電型の第２半導体領域（２）上とにそれぞれゲート
電極（４１）及び（４；）を形成する工程と、ゲート電
極（４１）及び（４ａ）の側壁にそれぞれサイドウオー
ル（９，）及び（９２）を形成する工程と、第１図已に
示すように第２半導体領域（２）上に窓（５Ｗ）が開け
られた第１のイオン注入マスク層（５）を第１半導体領
域（１）上に形成し、第２導電型の半導体領域（２）に
斜め方向からイオン注入を行い、高濃度不純物領域（ｌ
ｌｓａ） （１１ｄ２）と低濃度不純物領域（６Ｓ２）
（６ｄ２） からなるソース及びドレイ各領域（２
Ｓ）及び（２ｄ）を同時に形成する工程と、第１図Ｃに
示すように、第１のマスク層（５）を除去し、第１半導
体領域（１）上に窓（８１１）を有する第２のイオン注
入マスク層（８）を第２半導体領域（２）上に形成し、
第１半導体領域（１）に斜め方向からイオン注入を行っ
て高濃度不純物領域（ＩＩｓ、） （ｌｉｄ、）と低濃
度不純物領域（６ｓ＋） （６ｄ＋）からなるソース及
びドレイン各領域（ＩＳ）及び（１ｄ）を形成する工程
とをとる。
大断面図を示すように、第１図Ａに示す半導体基板Ｓの
表面に形成した第１導電型の第１半導体領域（１）と第
２導電型の第２半導体領域（２）上とにそれぞれゲート
電極（４１）及び（４；）を形成する工程と、ゲート電
極（４１）及び（４ａ）の側壁にそれぞれサイドウオー
ル（９，）及び（９２）を形成する工程と、第１図已に
示すように第２半導体領域（２）上に窓（５Ｗ）が開け
られた第１のイオン注入マスク層（５）を第１半導体領
域（１）上に形成し、第２導電型の半導体領域（２）に
斜め方向からイオン注入を行い、高濃度不純物領域（ｌ
ｌｓａ） （１１ｄ２）と低濃度不純物領域（６Ｓ２）
（６ｄ２） からなるソース及びドレイ各領域（２
Ｓ）及び（２ｄ）を同時に形成する工程と、第１図Ｃに
示すように、第１のマスク層（５）を除去し、第１半導
体領域（１）上に窓（８１１）を有する第２のイオン注
入マスク層（８）を第２半導体領域（２）上に形成し、
第１半導体領域（１）に斜め方向からイオン注入を行っ
て高濃度不純物領域（ＩＩｓ、） （ｌｉｄ、）と低濃
度不純物領域（６ｓ＋） （６ｄ＋）からなるソース及
びドレイン各領域（ＩＳ）及び（１ｄ）を形成する工程
とをとる。
上述の本発明によれば、ゲート電極（４、）及び（４２
）の側壁に形成したサイドウオール（９，）ｌび（９２
）の裾をななめにつき抜けてソース及びドレインの低濃
度不純物領域（６ｓ＋） （６ｄ＋）及び（６８２）
（６ｄ＊）を形成するようにしたことによってそれぞれ
低濃度不純物領域（６ｓ、） （６ｔｈ）及び（６８２
） （６ｄ２）と共に高濃度不純物領域（ｌｌｓ、）
（ｌｉｄ、）及び（１１９２［１１ｄｚ）とが同一のイ
オン注入作業工程で形成されるので、そのイオン注入マ
スク層は、第１及び第２のイオン注入マスク層（５）及
び（８）のみの使用でよく、第２図に説明した工程に比
較して明らかなように半減させることができる。したが
って、マスク形成工程に伴う著しく煩雑な作業を激減で
き製造の簡易化が図られる。
）の側壁に形成したサイドウオール（９，）ｌび（９２
）の裾をななめにつき抜けてソース及びドレインの低濃
度不純物領域（６ｓ＋） （６ｄ＋）及び（６８２）
（６ｄ＊）を形成するようにしたことによってそれぞれ
低濃度不純物領域（６ｓ、） （６ｔｈ）及び（６８２
） （６ｄ２）と共に高濃度不純物領域（ｌｌｓ、）
（ｌｉｄ、）及び（１１９２［１１ｄｚ）とが同一のイ
オン注入作業工程で形成されるので、そのイオン注入マ
スク層は、第１及び第２のイオン注入マスク層（５）及
び（８）のみの使用でよく、第２図に説明した工程に比
較して明らかなように半減させることができる。したが
って、マスク形成工程に伴う著しく煩雑な作業を激減で
き製造の簡易化が図られる。
因みに従来においても、そのイオン注入に当たってチャ
ンネリング不純物イオンの衝撃による半導体基板表面の
ダメージによるいわゆるチャンネリングを防止するため
に、そのイオン注入を斜め方向からなすことは行われて
いるところであるが、通常この場合その垂直方向に対す
る入射角θは７゜以下の比較的小さいものであり、また
打ち込みエネルギーも、例えばＡｓ”のイオンの打ち込
みは５０Ｋｅｖで５Ｘ１０”／ｃａｔの打ち込み量であ
るのでサイドウオールの裾を突き抜ける効果はなく、こ
のようにして形成されるソース及びドレイン領域はサイ
ド方向にすなわちゲート側に低不純物濃度領域が形成さ
れることなく深さ方向に順次不純物濃度が低下する濃度
分布を示すに過ぎない。
ンネリング不純物イオンの衝撃による半導体基板表面の
ダメージによるいわゆるチャンネリングを防止するため
に、そのイオン注入を斜め方向からなすことは行われて
いるところであるが、通常この場合その垂直方向に対す
る入射角θは７゜以下の比較的小さいものであり、また
打ち込みエネルギーも、例えばＡｓ”のイオンの打ち込
みは５０Ｋｅｖで５Ｘ１０”／ｃａｔの打ち込み量であ
るのでサイドウオールの裾を突き抜ける効果はなく、こ
のようにして形成されるソース及びドレイン領域はサイ
ド方向にすなわちゲート側に低不純物濃度領域が形成さ
れることなく深さ方向に順次不純物濃度が低下する濃度
分布を示すに過ぎない。
ｐ型の半導体基板Ｓに対してＬＤＤ型Ｃ−ＭＯＳを形成
する場合の一例を第１図を参照して詳細に説明する。こ
の場合例えばｐ型のシリコン半導体基板Ｓの表面のフィ
ールド部に例えば選択的に熱酸化して、厚いフィールド
絶縁層（７）を形成する。
する場合の一例を第１図を参照して詳細に説明する。こ
の場合例えばｐ型のシリコン半導体基板Ｓの表面のフィ
ールド部に例えば選択的に熱酸化して、厚いフィールド
絶縁層（７）を形成する。
そして、基板Ｓの一生面に臨んでｎ型ウェル領域を選択
的拡散等によって形成して半導体基板ダ自体によって構
成される第１の導電型すなわちｐ型の第１半導体領域（
１）とｎウェル領域によって形成される第２導電型すな
わちｎ型の第２半導体領域（２）とを形成する。そして
各領域（１）及び（２）上にそれぞれ半導体基板Ｓの表
面酸化等によって薄い熱酸化膜によるゲート絶縁膜（３
１）及び（３□）を介してゲート電極例えば低比抵抗多
結晶シリコンよりなるゲート電極（４１）及び（４２）
を形成する。そして、これらゲート電極（４，）及び（
４２）の側壁にサイドウオール（９，）及び（９２）を
形成する。これらサイドウオール（９１）及び（９２）
の形成は、周知の技術すなわち例えばＳｉＯ□のＣＶＤ
による全面的形成及び表面からの異方性エツチング例え
ばＲＩＥ （反応性イオンエツチング）によるエツチン
グによって、ゲート電極（４Ｉ）及び（４２）の側壁に
エッチバック方向に対して肉厚に形成された８１０２部
分を残してエツチング除去し、ここにサイドウオール（
９１）及び（９□）を形成する。
的拡散等によって形成して半導体基板ダ自体によって構
成される第１の導電型すなわちｐ型の第１半導体領域（
１）とｎウェル領域によって形成される第２導電型すな
わちｎ型の第２半導体領域（２）とを形成する。そして
各領域（１）及び（２）上にそれぞれ半導体基板Ｓの表
面酸化等によって薄い熱酸化膜によるゲート絶縁膜（３
１）及び（３□）を介してゲート電極例えば低比抵抗多
結晶シリコンよりなるゲート電極（４１）及び（４２）
を形成する。そして、これらゲート電極（４，）及び（
４２）の側壁にサイドウオール（９，）及び（９２）を
形成する。これらサイドウオール（９１）及び（９２）
の形成は、周知の技術すなわち例えばＳｉＯ□のＣＶＤ
による全面的形成及び表面からの異方性エツチング例え
ばＲＩＥ （反応性イオンエツチング）によるエツチン
グによって、ゲート電極（４Ｉ）及び（４２）の側壁に
エッチバック方向に対して肉厚に形成された８１０２部
分を残してエツチング除去し、ここにサイドウオール（
９１）及び（９□）を形成する。
次に第１図已に示すように、ｎ型の第２半導体領域（２
）上に窓（５１１１）を有する第１のイオン注入マスク
層（５）を例えばフォトレジストの塗布、パターン露光
及び現像処理によって形成する。そして、このイオン注
入マスク層（５）及びゲート電極（４□）とサイドウオ
ール（９□）と、更にフィールド絶縁層（７）とをイオ
ン注入のマスクとするものの、ｐ型不純物イオンの例え
ばＡｓ”を６０にｅＶでドース量５．８Ｘ１０”／ｃｎ
！をもって垂直方向に対する入射角θがｌＯ°以上とな
る入射角をもって更にその注入方向を相対的に回転させ
乍らイオン注入する。このようにするとサイドウオール
（９２）の裾においてイオン注入方向に対して２０００
Å以下の肉薄となる部分をつき抜けてイオン注入がなさ
れ低濃度不純物領域（６Ｓ２）及び（６ｄ２） 、す
なわち低濃度ソース及びドレイン領域が形成され、サイ
ドウオール（９□）が存在しない部分にふいては、充分
な不純物のイオン注入がなされて高濃度不純物領域（１
１Ｓ２）及び（ｌｉｄ、）を同時に形成してソース及び
ドレイン領域（２Ｓ）及び（２ｄ）を形成する。
）上に窓（５１１１）を有する第１のイオン注入マスク
層（５）を例えばフォトレジストの塗布、パターン露光
及び現像処理によって形成する。そして、このイオン注
入マスク層（５）及びゲート電極（４□）とサイドウオ
ール（９□）と、更にフィールド絶縁層（７）とをイオ
ン注入のマスクとするものの、ｐ型不純物イオンの例え
ばＡｓ”を６０にｅＶでドース量５．８Ｘ１０”／ｃｎ
！をもって垂直方向に対する入射角θがｌＯ°以上とな
る入射角をもって更にその注入方向を相対的に回転させ
乍らイオン注入する。このようにするとサイドウオール
（９２）の裾においてイオン注入方向に対して２０００
Å以下の肉薄となる部分をつき抜けてイオン注入がなさ
れ低濃度不純物領域（６Ｓ２）及び（６ｄ２） 、す
なわち低濃度ソース及びドレイン領域が形成され、サイ
ドウオール（９□）が存在しない部分にふいては、充分
な不純物のイオン注入がなされて高濃度不純物領域（１
１Ｓ２）及び（ｌｉｄ、）を同時に形成してソース及び
ドレイン領域（２Ｓ）及び（２ｄ）を形成する。
次に第１のイオン注入マスク層（５）を除去して第１図
Ｃに示すように第１半導体領域（１）上に窓（８賀）を
有する第２のイオン注入マスク層（８）を第２半導体領
域（２）上に同様にフォトレジストの塗布、パターン露
光及び現像処理によって形成する。そしてｎ型の不純物
イオン例えばＯＦ” を５０ＫｅＶ 、ドース量５×１
０ＩＳ／ｃｒＩをもって例えば入射角θが１０″以成し
てソース及びドレイン領域（ＩＳ）及び（１ｄ）を形成
する。その後、例えば、１１００℃、１０秒の高温短時
間のアニール処理を行う。
Ｃに示すように第１半導体領域（１）上に窓（８賀）を
有する第２のイオン注入マスク層（８）を第２半導体領
域（２）上に同様にフォトレジストの塗布、パターン露
光及び現像処理によって形成する。そしてｎ型の不純物
イオン例えばＯＦ” を５０ＫｅＶ 、ドース量５×１
０ＩＳ／ｃｒＩをもって例えば入射角θが１０″以成し
てソース及びドレイン領域（ＩＳ）及び（１ｄ）を形成
する。その後、例えば、１１００℃、１０秒の高温短時
間のアニール処理を行う。
第１図りに示すように第２のイオン注入マスクＮ（８）
を除去して必要に応じてゲート電極（４，）（４□）上
と高濃度ソース及びドレイン領域（１１ｓ＋） （ｌｌ
ｓａ）及び（ｌｉｄ、） （ｌｉｄ、）上にそれぞれ金
属ゲート電極（１３，） 及び（１３２） と金属
ソース及びドレイン各電極（１４ｇ、＞ （１４Ｓ２）
及び（１４ｄ、） （１４Δいを被着してＬＤＤ型のＣ
−ＭＯＳを得る。
を除去して必要に応じてゲート電極（４，）（４□）上
と高濃度ソース及びドレイン領域（１１ｓ＋） （ｌｌ
ｓａ）及び（ｌｉｄ、） （ｌｉｄ、）上にそれぞれ金
属ゲート電極（１３，） 及び（１３２） と金属
ソース及びドレイン各電極（１４ｇ、＞ （１４Ｓ２）
及び（１４ｄ、） （１４Δいを被着してＬＤＤ型のＣ
−ＭＯＳを得る。
このようにして得たＣ−ＭＯＳの各ソース及び面濃度は
１０”／ｃａｆ程度となり、高濃度不純物領域（ｌｉｓ
ｔ） （ｌｌｄｔ）及び（ｌｌｓ、） （ｌｉｄ２）の
サイドウオール（９Ｉ）及び（９□）の端部（裾）近傍
の表面濃度は１０２０／ｃｄとなった。
１０”／ｃａｆ程度となり、高濃度不純物領域（ｌｉｓ
ｔ） （ｌｌｄｔ）及び（ｌｌｓ、） （ｌｉｄ２）の
サイドウオール（９Ｉ）及び（９□）の端部（裾）近傍
の表面濃度は１０２０／ｃｄとなった。
尚、上述した例においては、基板Ｓがｐ型である場合に
ついて説明したが、ｎ型である場合に右いて図示の各部
の導電型と逆の導電型に選定することができる。
ついて説明したが、ｎ型である場合に右いて図示の各部
の導電型と逆の導電型に選定することができる。
また、上述した例においては、第１ＴｓＪ已に示した工
程で第２半導体領域（２）に先にソース及びドレイン各
領域（２ｓ）及び（２ｄ）の形成を行った場合であるが
、ｐ型の第１半導体領域（１）に対して先にソース及び
ドレイン各領域（１ｓ）及び（１ｄ）の形成を行って後
にｎ型の第２半導体領域（２）に対してソース及びドレ
イン各領域（２ｓ）及び（２ｄ）の形成を行うようにす
ることもできるなど種々の変更をとり得ることは言うま
でもないところである。
程で第２半導体領域（２）に先にソース及びドレイン各
領域（２ｓ）及び（２ｄ）の形成を行った場合であるが
、ｐ型の第１半導体領域（１）に対して先にソース及び
ドレイン各領域（１ｓ）及び（１ｄ）の形成を行って後
にｎ型の第２半導体領域（２）に対してソース及びドレ
イン各領域（２ｓ）及び（２ｄ）の形成を行うようにす
ることもできるなど種々の変更をとり得ることは言うま
でもないところである。
上述したように本発明によれば、それぞれソース及びド
レインの低不純物濃度領域及び高不純物濃度領域を斜め
イオン注入とサイドウオールの適用によって同時に形成
するようにしたことによって、例えば従来における４回
のイオン注入マスク工程を、２回のマスク工程に減する
ことができることによって、このマスク工程に伴う煩雑
な作業を半減させることができ、製造の簡易化したがっ
て量産性またマスク工程の低減化に伴う不良品の発生率
の低下、信頼性の向上を図ることができる。
レインの低不純物濃度領域及び高不純物濃度領域を斜め
イオン注入とサイドウオールの適用によって同時に形成
するようにしたことによって、例えば従来における４回
のイオン注入マスク工程を、２回のマスク工程に減する
ことができることによって、このマスク工程に伴う煩雑
な作業を半減させることができ、製造の簡易化したがっ
て量産性またマスク工程の低減化に伴う不良品の発生率
の低下、信頼性の向上を図ることができる。
第１図Ａ−Ｄは本発明方法の一例の各工程における拡大
路線的断面図、第２図Ａ−Ｆは従来の製造方法の一例の
各工程における路線的拡大断面図である。 Ｓは半導体基板、（１〕は第１導電型の第１半導体領域
、（２）は第２導電型の第２半導体領域、（４、）及び
（４□）はゲート電極、（９，）及び（９２）はサイド
ウオール、（ｉｓ） （２ｓ）及び（ｌｄ） （２ｄ）
はソース及びドレイン領域、（６ｓ、） （６ｄ、）
（６Ｓ２） （６ｄ２）は低濃度不純物領域、（ｌｌｓ
、） （ｌｉｄ、） （１１Ｓ２） （ｌｉｄ２）は高
濃度不純物領域である。 代 理 人 伊 藤 貞 同 松 隈 秀 盛
路線的断面図、第２図Ａ−Ｆは従来の製造方法の一例の
各工程における路線的拡大断面図である。 Ｓは半導体基板、（１〕は第１導電型の第１半導体領域
、（２）は第２導電型の第２半導体領域、（４、）及び
（４□）はゲート電極、（９，）及び（９２）はサイド
ウオール、（ｉｓ） （２ｓ）及び（ｌｄ） （２ｄ）
はソース及びドレイン領域、（６ｓ、） （６ｄ、）
（６Ｓ２） （６ｄ２）は低濃度不純物領域、（ｌｌｓ
、） （ｌｉｄ、） （１１Ｓ２） （ｌｉｄ２）は高
濃度不純物領域である。 代 理 人 伊 藤 貞 同 松 隈 秀 盛
Claims (1)
- 【特許請求の範囲】 半導体基体表面に形成した第１導電型の第１半導体領域
と第２導電型の第２半導体領域上とにそれぞれゲート電
極を形成する工程と、 上記ゲート電極側壁にサイドウォールを形成する工程と
、 上記第１半導体領域上に第１のマスク層を形成し、上記
第２半導体領域に斜め方向からの不純物のイオン注入を
行い、高濃度不純物領域と低濃度不純物領域からなるソ
ース領域及びドレイン領域を形成する工程と、 上記第１のマスク層を除去し上記第２半導体領域上に第
２のマスク層を形成し上記第１半導体領域に斜め方向か
らの不純物のイオン注入を行い、高濃度不純物領域と低
濃度不純物領域からなるソース及びドレイン領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163807A JPH0212960A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163807A JPH0212960A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212960A true JPH0212960A (ja) | 1990-01-17 |
Family
ID=15781081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163807A Pending JPH0212960A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212960A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043973A (ja) * | 1990-04-20 | 1992-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| GB2284709A (en) * | 1993-12-06 | 1995-06-14 | Nec Corp | Manufacturing semiconductor devices using angled ion implantation process |
| US5532176A (en) * | 1992-04-17 | 1996-07-02 | Nippondenso Co., Ltd. | Process for fabricating a complementary MIS transistor |
| US5770491A (en) * | 1996-05-14 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process of a MOS semiconductor device |
-
1988
- 1988-06-30 JP JP63163807A patent/JPH0212960A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043973A (ja) * | 1990-04-20 | 1992-01-08 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5532176A (en) * | 1992-04-17 | 1996-07-02 | Nippondenso Co., Ltd. | Process for fabricating a complementary MIS transistor |
| US5753556A (en) * | 1992-04-17 | 1998-05-19 | Nippondenso Co., Ltd. | Method of fabricating a MIS transistor |
| GB2284709A (en) * | 1993-12-06 | 1995-06-14 | Nec Corp | Manufacturing semiconductor devices using angled ion implantation process |
| US5770491A (en) * | 1996-05-14 | 1998-06-23 | Mitsubishi Denki Kabushiki Kaisha | Manufacturing process of a MOS semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1126597A (ja) | 半導体装置の製造方法 | |
| JPH0355984B2 (ja) | ||
| US5518938A (en) | Process for fabricating a CMOS transistor having high-voltage metal-gate | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JP3211784B2 (ja) | 半導体装置及びその製造方法 | |
| JPH05226672A (ja) | 縦型電界効果トランジスタの製造方法およびその方法により製造されるトランジスタ | |
| JPH05304158A (ja) | 半導体装置およびその製造方法 | |
| JPS6014471A (ja) | 半導体装置の製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JPH09312397A (ja) | 半導体装置およびその製造方法 | |
| KR100187680B1 (ko) | 반도체 소자의 제조방법 | |
| JP3051445B2 (ja) | 半導体薄膜トランジスタおよびその製造方法 | |
| JPS6333868A (ja) | Ｍｉｓ型電界効果トランジスタの製造方法 | |
| JPH06163576A (ja) | 半導体装置の製造方法 | |
| JPS63142866A (ja) | 絶縁ゲ−ト電界効果トランジスタの製造方法 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| JPH10261795A (ja) | 絶縁ゲート型電界効果トランジスタ及びその製造方法 | |
| JPH0431193B2 (ja) | ||
| JPH03112165A (ja) | 半導体装置の製造方法 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JPS5856435A (ja) | 半導体装置の製造方法 | |
| JPH03231431A (ja) | 半導体装置の製造方法及びその半導体装置 | |
| JPH05175443A (ja) | 半導体装置及びその製造方法 |