KR100187680B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 PMOS 트랜지스터 제조시 붕소의 빠른 확산 특성으로 인하여 얕은 접합부를 형성하기 어려운 문제점을 해결하기 위하여, 붕소이온이 주입된 폴리실리콘과 질화물로 이루어진 이중 스페이서 구조를 형성하므로써, 구동 능력이 우수하고 핫 캐리어 효과를 감소시킬 수 있으며, 0.1㎛이하의 얕은 접합부를 형성할 수 있어 반도체 소자의 고집적화를 달성할 수 있는 반도체 소자의 제조 방법이 제시된다.
Description
제1a 내지 1c도는 종래 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도.
제2a 내지 2c도는 본 발명의 제1실시예에 의한 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도.
제3a 내지 3c도는 본 발명의 제2실시예에 의한 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,21 : 반도체 기판 12,22 : 게이트 산화막
13,23 : 게이트 전극 14 : 산화막
15,24 : 질화물 스페이서 16 : 자연 산화막
17 : 폴리실리콘막 17A : 폴리실리콘 스페이서
25 : BSG 25A : BSG 스페이서
18,26 : 희생 산화막 19,27 : 소오스/드레인 접합부
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 PMOS 트린지스터의 쇼트 채널 효과(short channel effect)를 억제시키고, 구동능력(drivability)을 높이기 위하여, 깊이가 얕은 접합부(shallow junction)를 갖는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 고집적화 및 소형화 되어감에 따라 게이트의 채널길이도 짧아진다. 0.5㎛ 이하의 짧은 채널을 갖는 반도체 소자를 제조함에 있어, 쇼트 채널 효과를 억제시키고, 구동능력을 높이기 위해서는 깊이가 얕으면서 저항이 낮은 접합부를 형성하여야 한다.
특히, PMOS 트랜지스터의 접합부는 확산력이 우수한 붕소(boron; B)이온을 주입하여 형성하기 때문에 0.1㎛ 이하의 얕은 P+접합부를 만들기가 어렵다. 붕소이온 대신 중량이 무거운 BF2이온을 사용하기도 하나 이 경우 불소이온이 게이트 산화막에 침투하여 게이트 산화막의 막질을 열화시키는 문제가 있다. PMOS 트랜지스터와는 달리 NMOS 트랜지스터는 접합부를 붕소보다 중량이 무거운 비소(arsenic; As)나 인(phosphorous; P)이온을 주입하여 형성하기 때문에 얕은 접합부를 형성하기가 용이하다.
제1a 내지 1c도는 종래 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도이다.
제1a 도는 N-웰의 반도체 기판(1)상에 게이트 산화막(2)을 형성하고, 게이트 산화막(2)상에 폴리실리콘을 증착한 후, 게이트 전극 마스크(도시않음)를 사용한 리소그라피 공정 및 폴리실리콘 식각공정으로 게이트 전극(3)을 형성하고, LDD 이온주입 마스크(도시않음)를 사용한 리소그라피 공정 및 P-LDD 이온주입공정을 실시하는 것이 도시된다.
제1b도는 게이트 전극(3)의 측벽에 산화막 스페이서(4)를 형성하고, 게이트 전극(3) 및 산화막 스페이서(4)를 포함한 전체구조상에 희생 산화막(5)을 형성한 후, P+소오스/드레인 불순물 이온주입공정을 실시하는 것이 도시된다.
제1c도는 희생 산화막(5)을 제거하고, 열처리 공정을 실시하여 상기 공정에서 주입된 P-LDD 이온 및 P+소오스/드레인 불순물 이온을 반도체 기판(1)내부로 확산시켜 P-이온 영역과 P+이온 영역으로 된 소오스/드레인 접합구(6)를 형성한 것이 도시된다.
상기에서, PMOS 트랜지스터의 접합수(6)를 형성하는 이온으로 붕소이온을 사용할 경우 우수한 확산 특성으로 인하여 접합부(6)의 깊이가 0.2 내지 0.3㎛정도가 되어 얕은 접합부를 형성할 수 없고, BF2이온을 사용할 경우 불소이온이 게이트 산화막(2)에 침투하여 게이트 산화막(2)의 막질을 열화시키는 문제가 있다.
따라서, 본 발명은 붕소이온이 주입된 폴리실리콘과 질화물로 된 이중 스페이서를 사용하여 PMOS 트랜지스터의 얕은 접합부를 형성할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조방법은 N-웰의 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하고 상기 게이트 전극 측벽에 산화막과 질화물 스페이서를 형성하는 단계와, 상기 질화물 스페이서 및 상기 게이트 전극을 포함한 전체구조 상부에 자연 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 폴리실리콘막 내에 BF2이온을 주입하고 열처리 공정을 실시하여 상기 반도체 기판에 P-LDD 구조를 형성하는 단계Dhk, 상기 폴리실리콘막과 상기 자연산화막을 식각하여 상기 질화물 스페이서의 측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상기 게이트 전극 측벽에 형성된 상기 질화물 스페이서와 상기 폴리실리콘 스페이서를 포함한 전체구조상에 희생산화막을 형성하는 단계와, P+소오스/드레인 불순물 이온 주입공정을 실시한 후, 상기 희생 산화막을 제거하고, 열처리 공정을 실시하여 P-이온 영역과 P+이온 영역으로 된 소오스/드레인 접합부를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a 내지 2c도는 본 발명의 제1실시예에 의한 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도이다.
제2a도에 도시된 바와 같이, 열산화공정과 폴리실리콘 증착공정을 순차적으로 실시한 다음, 게이트 전극 마스크를 사용한 리소그라피 공정 및 폴리실리콘 식각공정을 실시하여 N-웰의 반도체 기판(11)상에 게이트 산화막(12)과 게이트 전극(13)을 형성한다. 이후, 게이트 전극(13)을 포함한 전체 구조 상부에 산화물 및 질화물을 순차적으로 증착한 다음, 블랭켓 질화물 식각공정과 산화물 식각공정을 실시하므로써, 게이트 전극(13)의 측벽에 산화막(14)과 질화물 스페이서(15)를 형성한다. 그리고, 산화공정과 폴리실리콘 증착공정을 순차적으로 실시하여 질화물 스페이서(15)와 게이트 전극(13)을 포함한 전체구조상에 자연 산화막(16)과 폴리실리콘막(17)을 형성한다. 이후 반도체 기판(11) P-LDD 구조를 만들기 위하여, 폴리실리콘막(17)내에 BF2이온을 주입하고, 열처리 공정을 실시한다.
상기에서, 질화물 스페이서(15)는 열처리 공정동안에 폴리실리콘막(17)내에 주입된 BF2이온중 붕소이온의 게이트 전극(13)으로의 확산을 방지하는 역할을 한다. 폴리실리콘막917) 형성전에 자연 산화막(16)을 형성하는 것은 열처리 공정동안에 폴리실리콘막(17)내에 주입된 BF2이온중 붕소이온이 반도체 기판(11)에 과도한 깊이로 확산되는 것을 방지하기 위해서이다.
붕소이온을 반도체 기판(11)에 확산시키기 위한 열처리공정은 RTA(rapid thermal anneal)방식으로 진행하는데, 이때 온도는 약 1000℃로 하고, 시간은 약 10 내지 25초 정도로 한다.
게이트 전극(13)의 측벽에 형성된 산화막914)은 약 200Å의 두께로 증착하고, 질화물 스페이서(15)를 형성하기 위해 증착하는 질화물은 2000 내지 3000Å정도의 두께로 증착한다. 또한, 자연 산화막(16)은 40 내지 100㎚ 정도로 성장시키며, 폴리실리콘막(17)은 3000 내지 4000Å정도로 형성한다.
제2b도에 도시된 바와 같이, 블랭켓 식각 공정을 실시하며 질화물 스페이서(15)의 측벽에 폴리실리콘 스페이서(17A)를 형성한다. 자연산화막(16)의 노출된 부분은 산화물 식각공정에 의해 제거된다. P+소오스/드레인 불순물 이온주입공정시 반도체 기판(11) 표면을 보호하기 위하여, 희생 산화막(18)은 게이트 전극(13)의 측벽에 형성된 질화물 스페이서(15)와 폴리실리콘 스페이서(17A)를 포함한 전체 구조상에 형성된다. 이후 P+소오스/드레인 접합부를 만들기 위하여, P+소오스/드레인 불순물 이온 주입 마스크를 사용한 리소그라피 공정 및 P+소오스/드레인 불순물 이온 주입공정을 실시한다.
제2c도는 희생 산화막(18)을 제거하고, 열처리 공정을 실시하여 반도체 기판(11)내에 주입된 P+소오스/드레인 불순물 이온을 반도체 기판(11)내부로 확산시키므로써, P-이온 영역과 P+이온 영역으로 된 소오스/드레인 접합부(19)를 형성한 상태의 단면도를 나타낸다.
제3a 내지 3c도는 본 발명의 제2실시예에 의한 PMOS 트랜지스터의 접합부를 형성하는 공정단계를 설명하기 위해 도시한 소자의 단면도이다.
제3a도에 도시된 바와 같이, 열산화공정과 폴리실리콘 증착공정을 순차적으로 실시한 다음, 게이트 전극 마스크를 사용한 리소그라피 공정 및 폴리실리콘 식각공정을 실시하여 N-웰의 반도체 기판(21)상에 게이트 산화막(22)과 게이트 전극(23)을 형성한다. 질화물 스페이서(24)는 게이트 전극(23)을 포함한 전체구조상에 질화물 증착공정을 실시한 다음, 블랭켓 질화물 식각공정에 의해 게이트 전극(23)의 측벽에 형성된다. BSG(boron silicate glass,25)는 질화물 스페이서(24)와 게이트 전극(23)을 포함한 전체구조상에 형성된다.
상기에서, 질화물 스페이서(24)는 접합부를 형성하기 위한 열처리 공정동안에 BSG(25)내에 함유된 붕소이온의 게이트 전극(23)으로의 확산을 방지하는 역할을 한다. 게이트 전극(23)측벽의 질화물 스페이서(24)를 형성하기 위한 질화물은 2000 내지 3000Å정도의 두께로 증착하며, BSG(25)는 3000 내지 4000Å정도의 두께로 증착한다.
제3b도에 도시된 바와 같이, BSG(25)를 블랭켓 식각공정에 의해 식각하여 질화물 스페이서(24)의 측벽에 BSG 스페이서(25A)를 형성한다. 희생 산화막(26)은 P+소오스/드레인 불순물 이온주입공정시 반도체 기판(21)표면을 보호하기 위하여, 게이트 전극(23)의 측벽에 형성된 질화물 스페이서(24)와 BSG 스페이서(25A)를 포함한 전체구조상에 형성된다. 이후 P+소오스/드레인 접합부를 만들기 위하여, P+소오스/드레인 불순물 이온 주입 마스크를 사용한 리소그라피 공정 및 P+소오스/드레인 불순물 이온 주입공정을 실시한다.
제3c도는 희생 산화막(26)을 제거하고, 열처리 공정을 실시하여 반도체 기판(21)내에 주입된 P+소오스/드레인 불순물 이온과 BSG 스페이서(25A)내에 함유된 붕소이온을 반도체 기판(11)내부로 확산시키므로써, P-이온 영역과 P+이온 역역으로 된 소오스/드레인 접합부(27)를 형성한 상태의 단면도이다.
상술한 바와 같이 본 발명은 붕소이온이 주입된 폴리실리콘과 질화물로 된 이중 스페이서 또는 붕소이온이 함유된 BSG와 질화물로 된 이중 스페이서를 사용하여 붕소의 빠른 확산특성 때문에 얕은 접합부를 형성하기 어려운 PMOS에 대하여 0.1㎛이하의 얕은 접합부를 형성할 수 있다. 또한, 본 발명은 질화물 스페이서에 의하여 게이트 전극의 채널영역으로 붕소가 과도하게 확산되는 것을 방지할 수 있게 된다. 이에 따라, 반도체 소자의 구동능력을 높이고, 핫 캐리어 효과를 감소시킬 수 있으며, 반도체 소자의 고집적화를 달성할 수 있다.
Claims (5)
- 반도체 소자의 제조방법에 있어서, N-웰의 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하고 상기 게이트 전극 측벽에 산화막과 질화물 스페이서를 형성하는 단계와, 상기 질화물 스페이서 및 상기 게이트 전극을 포함한 전체구조 상부에 자연 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 폴리실리콘막 내에 BF2이온을 주입하고 열처리 공정을 실시하여 상기 반도체 기판에 P-LDD 구조를 형성하는 단계와, 상기 폴리실리콘막과 상기 자연산화막을 식각하여 상기 질화물 스페이서의 측벽에 폴리실리콘 스페이서를 형성하는 단계와, 상시 게이트 전극 측벽에 형성된 상기 질화물 스페이서와 상기 폴리실리콘 스페이서를 포함한 전체구조상에 희생산화막을 형성하는 단계와, P+소오스/드레인 불순물 이온 주입공정을 실시한 후, 상기 희생 산화막을 제거하고, 열처리공정을 실시하여 P-이온 영역과 P+이온 영역으로 된 소오스/드레인 접합부를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 P-LDD 구조를 형성하기 위한 열처리 공정은 RTA방식으로 약 1000℃의 온도하에서 20 내지 25초 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 질화물 스페이서는 2000 내지 3000Å의 두께로 질화물을 증착한 후 블랭켓 식각공정에 의해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 자연 산화막은 40 내지 100㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 폴리실리콘막은 3000 내지 4000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1019950006091A KR100187680B1 (ko) | 1995-03-22 | 1995-03-22 | 반도체 소자의 제조방법 |
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| KR100187680B1 true KR100187680B1 (ko) | 1999-06-01 |
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ID=19410349
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| KR1019950006091A KR100187680B1 (ko) | 1995-03-22 | 1995-03-22 | 반도체 소자의 제조방법 |
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|---|---|---|---|---|
| KR100385955B1 (ko) * | 2001-02-13 | 2003-06-02 | 삼성전자주식회사 | 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 |
| KR100965213B1 (ko) | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트렌지스터 형성 방법 |
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|---|---|---|---|---|
| KR100489525B1 (ko) * | 2002-04-16 | 2005-05-16 | 동부아남반도체 주식회사 | 스페이서 형성 시 디보트 형상 방지방법 |
-
1995
- 1995-03-22 KR KR1019950006091A patent/KR100187680B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385955B1 (ko) * | 2001-02-13 | 2003-06-02 | 삼성전자주식회사 | 다중막으로 이루어진 스페이서를 갖는 반도체 소자 및 그제조방법 |
| KR100965213B1 (ko) | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트렌지스터 형성 방법 |
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| KR960035923A (ko) | 1996-10-28 |
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