KR100965213B1 - 반도체 장치의 트렌지스터 형성 방법 - Google Patents

반도체 장치의 트렌지스터 형성 방법 Download PDF

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Abstract

개시된 방법은 엘디디 형태의 트렌지스터 형성 방법에 관한 것이다. 먼저, 기판 상에 게이트 전극을 형성한 후, 상기 게이트 전극의 양측벽에 제1스페이서를 형성한다. 그리고, 상기 제1스페이서의 양측벽에 불순물을 갖는 박막으로 이루어진 제2스페이서를 형성하고, 상기 결과물을 어닐링하여 상기 제2스페이서의 불순물을 상기 제1스페이서 및 제2스페이서가 형성된 영역의 기판으로 확산시킴으로서 상기 기판에 제1불순물 영역을 형성한다. 이어서, 상기 제2스페이서를 제거한 후, 상기 제1스페이서의 양측벽에 제3스페이서를 형성하고, 상기 제3스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 제2불순물 영역을 형성함으로서 엘디디 형태의 소스/드레인 전극을 형성한다. 이와 같이, 1회의 이온 주입만을 통하여 엘디디 형태의 소스/드레인 전극을 갖는 트렌지스터를 형성할 수 있다.

Description

반도체 장치의 트렌지스터 형성 방법{Method for forming transistor in semiconductor device}
도 1a 내지 도 1d는 종래의 반도체 장치의 트렌지스터를 형성하는 방법을 나타내는 단면도들이다.
도 2a 내지 도 2e는 본 발명의 반도체 장치의 트렌지스터를 형성하는 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 트렌지스터 형성 방법에 관한 것으로서, 보다 상세하게는 엘디디(LDD : lighted doped drain) 형태의 트렌지스터 형성 방법에 관한 것이다.
최근 반도체 장치의 크기가 급속하게 작아짐에 따라 트렌지스터의 구조에도 많은 변화가 요구되고 있다. 동작 속도를 향상시키면서 고집적화를 이루기 위해 단채널 소자가 요구된다. 그런데, 상기 트렌지스터의 채널 길이가 짧아짐에 따라 펀치쓰루(punch through) 현상과 같은 문제점이 발생한다. 상기와 같은 문제점을 해결하기 위해 트렌지스터 동작 시 소스(source)와 드레인(drain) 간의 전기장의 세 기를 감소시키기 위한 얕은 접합(shallow junction)을 구현하고 있다. 상기 얕은 접합의 구현을 위하여 엘디디 형태의 소스 및 드레인 전극을 갖는 트렌지스터가 개발되었다.
상기 엘디디 형태의 소스 및 드레인 전극을 갖는 트렌지스터의 전통적인 형성 방법은 다음과 같다.
도 1a 내지 도 1d는 종래의 반도체 장치의 트렌지스터를 형성하는 방법을 나타낸다.
도 1a를 참조하면, 소자 분리 영역이 구분된 기판(10)을 마련하고, 상기 소자 분리 영역 중에서 활성 영역의 기판(10) 상에 게이트 전극(13)을 형성한다. 상기 게이트 전극(13)은 게이트 산화막 패턴(11)과 게이트 폴리막 패턴(12)을 갖는다.
도 1b를 참조하면, 상기 게이트 전극(13)을 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(10)에 이온(14)을 주입시킨다. 이에 따라, 상기 이온 주입을 실시함으로서 상기 게이트 전극(13)과 인접하는 기판(10)에 저농도의 소스/드레인 전극이 형성된다.
도 1c를 참조하면, 상기 저농도의 소스/드레인 전극(16)이 형성된 기판(10)의 게이트 전극(15)의 양측벽에 스페이서(15)를 형성한다.
도 1d를 참조하면, 상기 스페이서(15)를 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(10)에 이온(17)을 주입시킨다. 이에 따라, 상기 이온 주입에 의해 고농도의 소스/드레인 전극(16a)이 형성된다.
따라서, 엘디디 형태의 소스/드레인 전극을 갖는 트렌지스터의 형성이 이루어진다.
종래의 방법에서는 2회에 걸친 이온 주입을 실시한다. 하지만, 상기 이온 주입의 경우에는 기판에 미치는 손상을 무시할 수 없다. 따라서, 종래의 방법을 통하여 엘디디 형태의 소스/드레인 전극을 갖는 트렌지스터를 형성할 경우에는 기판에 손상이 가해짐으로서 트렌지스터의 성능 저하가 유발된다. 그리고, 상기 방법의 경우에는 게이트 전극 및 스페이서를 이온 주입 마스크로 사용하기 때문에 상기 게이트 전극 및 스페이서를 무한정 축소시킬 수 없는 단점을 갖는다. 따라서, 그것들의 패턴 사이즈의 축소에 다소 한계를 갖는다.
본 발명의 목적은, 1회의 이온 주입만을 실시하여 엘디디 형태의 소스 드레인 전극을 갖는 트렌지스터를 형성하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 방법은, 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 제1스페이서를 형성하는 단계와, 상기 제1스페이서의 양측벽에 불순물을 갖는 박막으로 이루어진 제2스페이서를 형성하는 단계와, 상기 제 2스페이서를 포함한 상기 기판을 어닐링하여 상기 제2스페이서의 불순물을 상기 제1스페이서 및 제2스페이서가 형성된 영역의 기판으로 확산시킴으로서 상기 기판에 제1불순물 영역을 형성하는 단계와, 상기 제2스페이서를 제거하는 단계와, 상기 제1스페이서의 양측벽에 제3스페이서를 형성하는 단계와, 상기 제3스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 제2불순물 영역을 형성함으로서 엘디디 형태의 소스/드레인 전극을 형성하는 단계를 포함한다.
본 발명에 의하면, 1회의 이온 주입만을 통하여 엘디디 형태의 소스/드레인 전극을 갖는 트렌지스터를 형성할 수 있다. 이에 따라, 이온 주입에 의한 기판의 손상을 어느 정도 줄일 수 있다. 또한, 게이트 전극을 이온 주입 마스크로 사용하지 않기 때문에 상기 게이트 전극의 패턴 사이즈를 어느 정도 줄일 수 있는 여유를 갖는다. 따라서, 미세 패턴의 형성이 가능하다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 반도체 장치의 트렌지스터를 형성하는 방법을 나타낸다.
도 2a를 참조하면, 활성 영역과 비활성 영역으로 구분된 소자 분리 영역을 기판(20)을 마련한다. 그리고, 상기 기판(20)의 활성 영역 상에 게이트 전극(23)을 형성한다. 상기 게이트 전극(23)의 형성은 다음과 같다. 먼저, 기판(20) 상에 게이트 산화막과 게이트 폴리막을 순차적으로 적층한다. 그리고, 사진 식각 공정을 통하여 상기 게이트 폴리막과 게이트 산화막을 순차적으로 제거한다. 이에 따라, 상기 활성 영역 상에만 게이트 산화막 패턴(21)과 게이트 폴리막 패턴(22)으로 이루어지는 게이트 전극(23)이 형성된다.
도 2b를 참조하면, 상기 게이트 전극(23)의 양측벽에 산화막-질화막 스페이 서(25)를 형성한다. 상기 스페이서(25)의 형성은 먼저, 상기 게이트 전극(23)을 갖는 기판(20) 상에 산화막과 질화막을 순차적으로 형성한다. 그리고, 상기 산화막과 질화막을 에치백(etch back)함으로서 상기 게이트 전극(23)의 양측벽에만 상기 산화막과 질화막이 남는다. 이에 따라, 상기 남겨진 산화막과 질화막이 산화막-질화막 스페이서(25)로 형성된다.
도 2c를 참조하면, 상기 산화막-질화막 스페이서(25)의 양측벽에 불순물을 갖는 박막으로 이루어진 스페이서(26)를 더 형성한다. 상기 박막 스페이서(26) 또한 상기 박막 스페이서(26)를 형성할 박막을 기판 상에 형성한 후, 에치백 등을 통하여 상기 산화막-질화막 스페이서(25)의 양측벽에만 상기 박막을 남기는 것이다. 이에 따라, 상기 남겨진 박막에 의해 박막 스페이서(26)가 형성되는 것이다.
이때, 상기 박막 스페이서(26)는 비에스지막(BSG layer) 또는 피에스지막(PSG layer)으로 이루어지는 것이 바람직하다.
그리고, 상기 박막 스페이서(26)는 갖는 기판(20)을 어닐링시킨다. 그러면, 상기 박막 스페이서(26)에 포함된 불순물이 상기 박막 스페이서(26) 아래의 기판(20)으로 침투하게 된다. 이에 따라, 상기 기판(20)에는 불순물 영역이 형성된다. 즉, 저농도의 소스 및 드레인 전극(27)이 형성되는 것이다.
도 2d를 참조하면, 상기 박막 스페이서(26)를 제거한다. 상기 박막 스페이서(26)의 제거는 식각에 의해 이루어지는데 상기 박막 스페이서(26)를 식각하는 동안에 상기 산화막-질화막 스페이서(25)의 질화막 부분이 식각 저지막으로 작용하기 때문에 상기 산화막-질화막 스페이서(25)는 상기 식각에 영향을 받지 않 는다. 이와 같이, 상기 박막 스페이서(26)를 제거함으로서 상기 게이트 전극(23)의 양측벽에는 상기 산화막-질화막 스페이스(25)만 남는다.
도 2e를 참조하면, 상기 산화막-질화막 스페이서(25)의 양측벽에 산화막 스페이서(29)를 형성한다. 마찬가지로, 상기 산화막-질화막 스페이서(25)를 갖는 기판(20) 상에 산화막을 형성한 후, 에치백 등을 통하여 상기 산화막을 제거함으로서 상기 산화막-질화막 스페이서(25)의 양측벽에만 상기 산화막이 남겨진다. 이에 따라, 상기 남겨진 산화막이 산화막 스페이서(29)로 형성된다.
그리고, 상기 산화막 스페이서(29)를 이온 주입 마스크로 사용하는 이온 주입을 실시한다. 이에 따라, 상기 기판(20)에는 이온이 주입된 불순물 영역이 형성되는 것으로서, 고농도의 소스 및 드레인 전극(28)이 형성된다. 이와 같이, 상기 저농도의 소스 및 드레인 전극(27)과 상기 고농도의 소스 및 드레인 전극(28)이 형성됨으로서 엘디디 형태의 소스/드레인 전극의 형성이 이루어진다.
이어서, 상기 게이트 전극(23)과 상기 소스/드레인 전극 상에 실리사이드막(31)을 형성한다. 상기 실리사이드막(31)은 코발트 실리사이드막 또는 텅스텐 실리사이드막인 것이 바람직하다. 상기 실리사이드막(31)의 형성은 먼저, 상기 기판(20) 상에 실리사이드막(31)으로 형성하기 위한 금속막을 형성한 후, 열처리를 등을 통하여 상기 금속막의 일부를 실리사이드막(31)으로 형성시킨다. 이때, 상기 금속막이 실리사이드막(31)으로 변형되는 부위는 산화 물질이 존재하는 부분으로서, 게이트 전극(23)의 상부와 기판(20) 표면이 해당된다. 때문에, 상기 엘디디 형태를 갖는 소스/드레인 전극이 형성된 기판(20) 부분과 상기 게이트 전극(23) 부분에 상기 실리사이드막(31)이 형성되는 것이다.
이와 같이, 본 발명에 의하면, 1회의 이온 주입만을 실시하여도 엘디디 형태의 소스/드레인 전극을 갖는 트렌지스터의 형성이 가능하다.
따라서, 상기 트렌지스터를 형성할 때 이온 주입에 의한 손상을 감소시킬 수 있다. 때문에, 역단체널(reverse short channel effect)의 감소 효과를 기대할 수 있다.
그리고, 본 발명의 방법은 이온 주입의 마스크의 확보에도 다소 여유를 가질 수 있다. 이는, 패턴 사이즈의 축소를 기대할 수 있다. 따라서, 본 발명의 방법은 미세 패턴을 요구하는 최근의 반도체 장치의 트렌지스트의 제조에 적합하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 양측벽에 산화막-질화막 물질의 제1스페이서를 형성하는 단계;
    상기 제1스페이서의 양측벽에 불순물을 갖는 박막으로 이루어진 제2스페이서를 형성하는 단계;
    상기 제 2스페이서를 포함한 상기 기판을 어닐링하여 상기 제2스페이서의 불순물을 상기 제1스페이서 및 제2스페이서가 형성된 영역의 기판으로 확산시킴으로서 상기 기판에 제1불순물 영역을 형성하는 단계;
    상기 제2스페이서를 제거하는 단계;
    상기 제1스페이서의 양측벽에 제3스페이서를 형성하는 단계; 및
    상기 제3스페이서를 이온 주입 마스크로 사용한 이온 주입을 실시하여 상기 기판에 제2불순물 영역을 형성함으로서 엘디디 형태의 소스/드레인 전극을 형성하는 단계를 포함하는 반도체 장치의 트렌지스터 형성 방법.
  2. 제 1 항에 있어서, 상기 제2스페이서의 불순물을 갖는 박막은 비에스지막 또는 피에스지막인 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
  3. 제 1 항에 있어서, 상기 제3스페이서는 산화막 스페이서인 것을 특징으로 하는 반도체 장치의 트렌지스터 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 2 스페이서를 제거하는 단계에 있어서,
    상기 산화막-질화막 물질의 제1스페이서에서의 상기 산화막 물질의 일부가 식각되어 상기 제 1 스페이서의 질화막 물질 높이보다 낮게 형성되는 것을 특징으로 하는 반도체 장치의 트렌지스터 형성방법.
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