KR950008260B1 - 엘디디 엔채널 모스 트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도의 (a) 내지 (c)는 종래의 방법에 의한 엘디디 모스트랜지스터 구조의 제조공정단면도.
제2도의 (a) 내지 (c)는 경사 이온주입에 의하여 형성된 종래의 비대칭적인 엘디디 모스 트랜지스터 구조의 제조공정단면도.
제3도는 기판을 회전시키면서 경사 이온주입함으로서 형성된 종래의 대칭적인 엘디디 모스트랜지스터 구조의 단면도.
제4도 (a) 내지 (h)는 본 발명에 의한 엘디디 모스트랜지스터 구조의 제조공정단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 규소기판(silicon substrate)
2,3,6,10,14,21,23,27,29,30,32,33 : 규소산화막(silicon dioxide)
4,11,22,28 : 다결정규소(polycrystalline silicon 또는 polysilicon)
5,12,13 : 인(phosphorus) 7,14,15,16,36,37 : 비소(arsenic)
8,17,18,25,35,39 : 엘디디(lightly-doped drain : LDD)
9,19,20,26,40,41 : n+확산층 24,31,34,38 : p-확산층
본 발명은 MOS(Metal Oxide Silicon) 트랜지스터의 제조방법에 관한 것으로, 특히 소오스와 드레인쪽의 LDD(lightly doped drain)영역의 게이트에 대한 중첩이 대칭적이며 소오스와 드레인 사이에 높은 펀치드로우(punchthrough) 전압을 갖는 MOS 트랜지스터의 제조에 관한 것이다. 일반적으로 모스트랜지스터의 소오스와 드레인은 이온주입(ion-implantation)한후 고온열처리하여 형성되는 것이 일반적이다.
모스소자의 크기가 작아짐에 따라 게이트 길이도 짧아지는데, 이럴경우 소오스와 드레인 사이의 펀치드로우 전압이 낮아지며 핫캐리어(hot carrier) 효과에 의하여 모스소자의 수명이 짧아진다.
이를 보완하기 위하여 일반적으로 제1도와 같은 엘디디 모스트랜지스터 구조를 많이 사용한다. 제1도를 간략하게 설명하면 다음과 같다. 제1도의 (a)에 나타낸 바와같이 규소기판(1)의 일부에 필드산화막(2)을 형성한 뒤 활성화 영역에 다결정규소 게이트(4)와 게이트 산화막(3)을 형성한다.
이 다음 인(phosphorus)을 1×1013내지 3×1013cm-2의 도오스와 10 내지 50KeV의 에너지로 이온주입한 뒤 10 내지 30nm의 두깨의 규소산화막을 기판의 전면에 형성한뒤 반응성 이온부식(reactive ion etch, RIE) 방법으로 게이트(4)의 측면에 측벽산화막(6)을 남긴다.
이 다음 제1도의 (b)에 나타낸 바와같이, 비소(arsenic)를 1×1015내지 6×1015cm-2의 도오스에서 25 내지 80KeV의 에너지로 이온주입한다. 이 다음 열확산이나 급속열처리(reapid thermal annealing)하여 제1도의 (c)와 같이 엘디디(8)와 소오스 또는 드레인(9)을 얻고 있다. 인이나 붕소(boron)는 이온주입을 얕게하기가 어려우므로, 규소표면을 비정질화하고 저에너지로 인이나 붕소를 이온주입한 뒤 열처리하여 극히 얕은 도오핑 구배(doping profile)를 얻을 수 있다.
규소기판에 이온주입할때는 이온채널링(ion-channeling)을 막기 위하여 제2도의 (a)와 (b)에 나타낸 바와같이 규소기판의 수직선상에 대하여 보통 7°경사지게 하여 인과 비소를 차례로 이온주입하게 된다.
이렇게 하면 제2도의 (c)에서 보인 바와같이, 소오스쪽의 엘디디(17)와 게이트와의 중첩을 드레인쪽의 엘디디(18)와 게이트와의 중첩과 비교하면 비대칭이 된다.
또한, 소오스(19)와 게이트와의 중첩을 드레인(20)과 게이트와의 중첩과 비교하면 비대칭이다.
따라서 소오스와 드레인의 위치에 따라 전류구동이 달라지며 대칭인 경우보다 드레인 전류량도 낮아진다.
이를 방지하기 위하여 최근에는 제3도에서 보인 바와같이 규소기판을 θ만큼 기울여 회전시키면서 경사진 이온주입을 수행하여 대칭적인 중첩을 얻는다. 아울러 소오스와 드레인 밑에 채널영역보다 높은 도오핑 밀도를 가지는 p-영역(24)을 형성하여 펀치드루우 전압을 높인다.
그러나 경사진 이온주입을 수행하기 위해서는 기존의 이온주입기의 웨이퍼 장착기를 변형시키거나 새로운 장치를 설치해야 하는 어려움이 있다. 또한 p-영역(24)의 농도가 높으므로 접합용량(junction capacitance)이 커져서 회로동작속도가 느려지는 단점도 있다.
본 발명의 목적은 소오스와 드레인의 두 엘디디 영역은 게이트와의 중첩이 완전히 대칭적이고 펀치드루우 전압을 높이기 위한 p-영역의 기생(parasitic) 접합용량이 과도하게 커지는 것을 방지하는 것이다.
상기한 목적을 달성하기 위하여 본 발명에서는 제4도와 같은 제조방법을 이용하였다.
제4도는 본 발명의 바람직한 실시예로서 n채널 MOS 트랜지스터의 제조순서를 나타낸 것이다. 이하 제4도를 참조하여 본 발명에 대해 상세히 설명하기로 한다. 먼저, 제4도의 (a)는 모스트랜지스터의 활성영역(active area)과 게이트를 형성시킨 것을 나타낸 것으로서, p-형 규소기판(1) 위에 LOCOS(local oxidation of silicon) 방법으로 필드산화막(2)을 형성하고 열산화막과 n+다결정 규소를 순차적으로 형성한 뒤 리소그라피(lithography) 작업을 수행하여 게이트(28)와 게이트 산화막(27)을 형성한다.
여기까지의 과정은 모스트랜지스터의 제조에 있어서 일반적으로 널리 채택되고 있다.
이다음 제4도의 (b)에 나타낸 바와같이 열산화 방법으로 웨이퍼(wafer)의 표면에 규소산화막(29)을 100 내지 200Å정도의 두께로 형성한다.
이 산화막은 차후 붕소(B)가 규소기판(1)내로 과도하게 확산하는 것을 억제하는 역할을 한다. 이 다음 제4도의 (c)에 나타낸 바와같이, 웨이퍼의 표면에 저압화학적 기상증착(low pressure chemical vapor deposition : LPCVD) 방법으로 SiH4와 O2가스분위기에다 운반가스(주로 H2, N2또는 Ar등)에 희석된 BH3가스를 혼합하려 300 내지 500℃에서 열분해함으로서 붕소의 농도가 1×1018내지 5×1018cm-3인 BSG(boro-silica-glass)를 30 내지 100nm의 두께로 형성한 뒤 반응성 이온부식 방법으로 상기 BSG를 부식시키면 측벽산화막(30)이 형성된다.
이 다음, 제4도의 (d)에 나타낸 바와같이, 급속열처리 방법이나 열확산 방법으로 측벽산화막(30)을 이루는 BSG에 함유된 붕소(B)가 규소기판(1)속으로 확산하여 깊이가 0.2 내지 0.4μm이고 농도가 5×1016내지 1×1017cm-3인 p-영역(31)을 형성하도록 한다.
이 과정에서 급속열처리시의 온도는 1000 내지 1050℃, 열처리시간은 30초 내지 2분이며, 열확산시의 온도는 900 내지 950℃, 열처리 시간은 10 내지 60분이다.
이 다음 제4도의 (e)에 나타낸 바와같이, 규소산화막(29)와 측벽산화막(30)의 일부를 HF용액으로 습식식각하여 측벽산화막(32)을 남긴다.
이 측벽산화막(30)이 완전히 제거되어도 무방하다. 이 다음 제4도의 (f)에 나타낸 바와같이 저압화학적 기상증착(LPCVD) 방법으로 SiH4와 O2가스분위기에다 운반가스에 희석된 PH3가스를 혼합하여 300 내지 500도시에서 열분해함으로서 인의 농도가 1×10-8내지 5×1018cm-3인 PSG(phospho-silica-glass)를 30 내지 100nm의 두께로 형성한다.
이 다음 급속열처리 방법이나 열확산방법으로 PSG(33)에 함유된 인이 규소기판(1)속으로 확산하여 접합 깊이가 0.1 내지 0.2μm이고 농도는 1×1017내지 5×1017cm-3인 n-영역(35)을 형성하도록 한다.
이 과정에서 급속열처리시의 온도는 950 내지 1050℃, 열처리 시간은 10 내지 60초이며, 열확산시의 온도는 850 내지 900℃, 열처리 시간은 10 내지 30분이다. 아울러 이 과정에서 p-영역(31)은 다소 더 깊어진다. 이 다음 제4도의 (g)에 나타낸 바와같이, 비소(arsenic)를 1×1015내지 6×1015cm-2의 도오스에서 25 내지 80KeV의 에너지로 이온주입한다. .
이 다음 열확산이나 급속열처리에 의하여 제4도의 (h)와 같이 엘디디(39)와 소오스(40) 또는 드레인(41)을 얻을 수 있다. 이 과정에서 상기의 n-영역(35)과 p-영역(34)은 다소 더 깊어진다. 비소를 이온주입하기 전, 또는 비소를 열처리한 뒤, 반응성 이온부식방법에 의하여 규소산화막(33)을 부식함으로써 측벽산화막을 남겨놓을 수도 있다.
상기 공정이 끝나고 나서 CVD산화막의 증착, 통상의 콘택트(contact)의 형성 및 금속배선공정등을 수행하면 n-채널 모스트랜지스터가 형성된다.
본 명세서에서는 설명을 간단히 하기위해 n채널 모스트랜지스터를 제조하는 방법에 대해서만 설명하였지만, 이 분야의 통상전문가는 본 발명의 기술적 사상에 따라서 p채널 모스트랜지스터를 쉽게 제조할 수 있을 것이다.
이상과 같은 발명에 의하여 얻은 모스트랜지스터 구조의 특징은 다음과 같다. 첫째로, 채널보다 높은 농도를 가지는 p-영역(38)이 소오스와 드레인이 채널과 만나는 영역(즉, 게이트(28)의 가장자리)에만 형성됨으로서 펀치드루우(punchthrough)전압을 높일 뿐만아니라 기생접합용량이 증가하는 것을 최대한 억제시킬 수 있다.
둘째로, BSG(30)와 PSG(33)에 의하여 붕소나 인을 규소기판내로 확산시키기 때문에 소오스와 드레인쪽의 p-영역(38)와 n-영역(39)이 게이트에 대하여 항상 대칭적인 도핑 프로파일을 얻을 수 있으므로 소오스와 드레인의 위치여하에 따라 전류구동능력이 떨어지는 경우가 없다. 따라서 경사진 이온주입을 하기 위한 별도의 장비가 필요하지 않다.
Claims (7)
- 규소기판(1) 위에 필드산화막(2)과 게이트(28) 및 게이트산화막(27)을 순차로 형성하여 모스트랜지스터를 제조하는 방법에 있어서, 열산화에 의해 웨이퍼 표면에 소정의 두께로 규소산화막(29)을 형성하는 단계와, LPCVD에 의해 BSD(boro-silica-glass)를 형성하고 식각하여 상비 게이트(28)의 측면에 측벽산화막(30)을 형성하는 단계와, 상기 측벽산화막(3)을 이루는 상기 BSG에 함유된 붕소를 사이 규소기판(1)속으로 열확산시켜 p-영역(31)을 형성하는 단계와, 상기 규소산화막(29)을 습식식각한후 상기 LPCVD에 의해 30 내지 100nm의 두께로 PSG(phospho-silica-glass) (33)를 형성하는 단계와, 상기 PSG(33)에 함유된 인을 상기 규소기판(1)속으로 열확산시켜 n-영역(35)을 형성하는 단계와, 상기 PSG(33)에 함유된 인을 상기 규소기판(1)속으론 열확산시켜 n-영역(35)을 형성하는 단계와, 비소를 이온주입한후 열처리하여 엘디디(39)와 소오스(40) 및 드레인(41)을 형성하는 단계를 포함하는 것을 특징으로 하는 엘디디 엔채널 모스트랜지스터의 제조방법.
- 제1항에 있어서, 상기 규소산화막(29)은 100Å 내지 200Å두께로 형성되고, 상기 PSG(33)는 30nm 내지 100nm의 두께로 형성되는 것을 특징으로 하는 엘디디 엔채널 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 측벽산화막(30)으로부터 상기 규소기판(1)내로 인을 확산시켜 상기 p-영역(31)을 형성하는 단계는 급속 열처리와 열확산중 어느하나에 의해 수행되고, 상기 급속열처리는 1000℃ 내지 1050℃의 온도에서 30초 내지 2분동안 수행되고, 상기 열확산은 900℃ 내지 950℃의 온도에서 10분 내지 60분 동안 수행되는 것을 특징으로 하는 엘디디 엔채널 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 PSG(33)에 의해 상기 n-영역 (35)을 형성하는 단계는 급속열처리와 열확산중 어느하나에 의해 수행되고, 상기 급속열처리는 950℃ 내지 1050℃의 온도에서 10초 내지 60초 동안 수행되고, 상기 열확산은 850℃ 내지 900℃의 온도에서 10분 내지 30분동안 수행되는 것을 특징으로 하는 엘디디 엔채널 모스 트랜지스터의 제조방법.
- 제1항 또는 제3항에 있어서, 상기 p-영역(31)은 0.2 내지 0.4μm의 깊이와 5×1016내지 1×1017cm-3의 농도로 형성되는 것을 특징으로 하는 엘디디 엔채널 모스 트랜지스터의 제조방법.
- 제1항 또는 제4항에 있어서, 상기 n-영역 (35)은 0.1 내지 0 2μm의 깊이와 1×1017내지 5×1017cm-3의 농도로 형성되는 것을 특징으로 하는 엘디디 엔채널 모스 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 BSG와 상기 PSG는 SiH4와 O2가스분위기에서 희석된 BH3가스를 운반가스에 혼합하여 300 내지 500℃에서 열분해하는 것에 의해 각각 형성되는 것을 특징으로 하는 엘디디 엔채널 모스트랜지스터의 제조방법.
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| KR1019920025337A KR950008260B1 (ko) | 1992-12-24 | 1992-12-24 | 엘디디 엔채널 모스 트랜지스터의 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965213B1 (ko) * | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트렌지스터 형성 방법 |
-
1992
- 1992-12-24 KR KR1019920025337A patent/KR950008260B1/ko not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100965213B1 (ko) * | 2002-12-30 | 2010-06-22 | 동부일렉트로닉스 주식회사 | 반도체 장치의 트렌지스터 형성 방법 |
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