JP2000357792A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000357792A JP2000357792A JP11168088A JP16808899A JP2000357792A JP 2000357792 A JP2000357792 A JP 2000357792A JP 11168088 A JP11168088 A JP 11168088A JP 16808899 A JP16808899 A JP 16808899A JP 2000357792 A JP2000357792 A JP 2000357792A
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- gate
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- drain
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Abstract
(57)【要約】
【課題】 本発明の主な目的は、露光回数を増やさずに
セルフアラインでゲート電極下のシリコン基板領域に選
択的にチャネル不純物を注入する方法を提供することに
ある。 【解決手段】 半導体基板１１上及び素子分離部上にゲ
ート絶縁膜１４を介してゲート電極１５を形成し、ある
１つのゲート電極に対しその両側に隣接するようにゲー
ト電極を形成し、隣接するゲート電極の陰がソース又は
ドレイン領域１９に重なるように、斜めイオン注入を行
うことにより、ゲート電極下のシリコン基板領域１３に
選択的にチャネル不純物を注入することが可能になる。
セルフアラインでゲート電極下のシリコン基板領域に選
択的にチャネル不純物を注入する方法を提供することに
ある。 【解決手段】 半導体基板１１上及び素子分離部上にゲ
ート絶縁膜１４を介してゲート電極１５を形成し、ある
１つのゲート電極に対しその両側に隣接するようにゲー
ト電極を形成し、隣接するゲート電極の陰がソース又は
ドレイン領域１９に重なるように、斜めイオン注入を行
うことにより、ゲート電極下のシリコン基板領域１３に
選択的にチャネル不純物を注入することが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にＭＩＳ型電界効果トランジスタに関する。
し、特にＭＩＳ型電界効果トランジスタに関する。
【０００２】
【従来の技術】半導体基板上の金属絶縁体半導体（Meta
l Insulator Semiconductor：ＭＩＳ）型電界効果トラ
ンジスタでは、ソース・ドレイン拡散層周辺の基板不純
物濃度を不必要に高くしないことが重要な要素の１つと
なっている。
l Insulator Semiconductor：ＭＩＳ）型電界効果トラ
ンジスタでは、ソース・ドレイン拡散層周辺の基板不純
物濃度を不必要に高くしないことが重要な要素の１つと
なっている。
【０００３】通常のＭＩＳ型電界効果トランジスタの作
製手順を図３に示す（図中の矢印は注入イオン種の飛跡
を模式的に表現したものである、以下同じ）。フィール
ド絶縁膜２及び第１導電型不純物が導入されたウェル領
域１０を形成後（図３−ａ）、半導体基板１に第１導電
型不純物２３をイオン注入し、閾値電圧を調節する第１
導電型領域３を形成する（図３−ｂ）。その後、第１絶
縁膜４、多結晶シリコン膜５を形成した後、ゲートパタ
ーンのマスクをレジスト６で露光現像によって形成し
（図３−ｃ）、そのレジスト６をマスクとして多結晶シ
リコン５を第１絶縁膜４までエッチングする。
製手順を図３に示す（図中の矢印は注入イオン種の飛跡
を模式的に表現したものである、以下同じ）。フィール
ド絶縁膜２及び第１導電型不純物が導入されたウェル領
域１０を形成後（図３−ａ）、半導体基板１に第１導電
型不純物２３をイオン注入し、閾値電圧を調節する第１
導電型領域３を形成する（図３−ｂ）。その後、第１絶
縁膜４、多結晶シリコン膜５を形成した後、ゲートパタ
ーンのマスクをレジスト６で露光現像によって形成し
（図３−ｃ）、そのレジスト６をマスクとして多結晶シ
リコン５を第１絶縁膜４までエッチングする。
【０００４】その後、ＬＤＤ（Lightly Doped Drain）
領域７を形成するため、第２導電型不純物２４をイオン
注入する（図３−ｄ）。そして、第２絶縁膜８を形成後
（図３−ｅ）、異方性エッチングによってゲート側壁を
形成した後、第２導電型不純物２８をゲート及びソース
・ドレイン領域にイオン注入し（図３−ｆ）、導電型不
純物を熱処理によって活性化することで、ＬＤＤ領域７
（活性化した第２導電型不純物が支配的な領域）、ソー
ス・ドレイン領域９（活性化した第２導電型不純物が支
配的な領域）及びチャネル不純物領域３（活性化した第
１導電型不純物が支配的な領域）を形成する方法が採用
されている。
領域７を形成するため、第２導電型不純物２４をイオン
注入する（図３−ｄ）。そして、第２絶縁膜８を形成後
（図３−ｅ）、異方性エッチングによってゲート側壁を
形成した後、第２導電型不純物２８をゲート及びソース
・ドレイン領域にイオン注入し（図３−ｆ）、導電型不
純物を熱処理によって活性化することで、ＬＤＤ領域７
（活性化した第２導電型不純物が支配的な領域）、ソー
ス・ドレイン領域９（活性化した第２導電型不純物が支
配的な領域）及びチャネル不純物領域３（活性化した第
１導電型不純物が支配的な領域）を形成する方法が採用
されている。
【０００５】しかしながら、上述した手法では、第１導
電型不純物２３がシリコン基板横方向に分布しており、
ソース・ドレイン９下側の基板不純物濃度が不必要に濃
いため、ソース・ドレイン９とチャネル不純物領域３と
の間の接合リーク及び接合容量が大きくなってしまうの
で、高性能なＭＩＳ型電界効果トランジスタ作製に関
し、十分とはいえない。
電型不純物２３がシリコン基板横方向に分布しており、
ソース・ドレイン９下側の基板不純物濃度が不必要に濃
いため、ソース・ドレイン９とチャネル不純物領域３と
の間の接合リーク及び接合容量が大きくなってしまうの
で、高性能なＭＩＳ型電界効果トランジスタ作製に関
し、十分とはいえない。
【０００６】そこで、第１導電型不純物２３をレジスト
マスク２２の開口より注入することで、ゲート電極下の
領域にのみ第１導電不純物を分布させる方法（図４−
ｂ）が提案されている。この後のゲート電極５形成（図
４−ｃ，２−ｄ）、サイドウォール８形成、及びソース
・ドレイン９形成は、前記従来例と同様な工程を用いる
（図４−ｅ，２−ｆ）。この方法を用いれば、ソース・
ドレイン９周辺のチャネル不純物濃度が薄くなるので、
ソース・ドレイン９とチャネル不純物領域３との間の接
合リーク及び接合容量を低くすることができる（図４−
ｆ）。
マスク２２の開口より注入することで、ゲート電極下の
領域にのみ第１導電不純物を分布させる方法（図４−
ｂ）が提案されている。この後のゲート電極５形成（図
４−ｃ，２−ｄ）、サイドウォール８形成、及びソース
・ドレイン９形成は、前記従来例と同様な工程を用いる
（図４−ｅ，２−ｆ）。この方法を用いれば、ソース・
ドレイン９周辺のチャネル不純物濃度が薄くなるので、
ソース・ドレイン９とチャネル不純物領域３との間の接
合リーク及び接合容量を低くすることができる（図４−
ｆ）。
【０００７】
【発明が解決しようとする課題】しかしながら、ゲート
長が０．２μｍ以下になると、下記の２点の問題が発生
する。 図４−ｂに示したレジスト２２の開口部からイオン注
入した第１導電型不純物領域が非常に狭くなるので、こ
の後のゲートパターン６との位置合わせが困難になると
いう問題が生じる。 量産への適応を考えてみると、レジスト２２の開口部
からのイオン注入工程を用いると、レジスト２２を形成
するための露光回数が増えてしまうため、製造コストが
上昇してしまうという問題が生じる。
長が０．２μｍ以下になると、下記の２点の問題が発生
する。 図４−ｂに示したレジスト２２の開口部からイオン注
入した第１導電型不純物領域が非常に狭くなるので、こ
の後のゲートパターン６との位置合わせが困難になると
いう問題が生じる。 量産への適応を考えてみると、レジスト２２の開口部
からのイオン注入工程を用いると、レジスト２２を形成
するための露光回数が増えてしまうため、製造コストが
上昇してしまうという問題が生じる。
【０００８】本発明は、前述した事情に鑑みてなされた
もので、その主な目的の一つは、露光回数を増やすこと
なく、セルフアライン（自己整合）でゲート電極下のシ
リコン基板領域に選択的に第１導電不純物を注入する方
法を提供することにある。
もので、その主な目的の一つは、露光回数を増やすこと
なく、セルフアライン（自己整合）でゲート電極下のシ
リコン基板領域に選択的に第１導電不純物を注入する方
法を提供することにある。
【０００９】また、本発明の主な他の目的は、ソース・
ドレインと基板間の接合リーク及び接合容量を低くする
ことができ、かつ、短チャネル特性劣化の抑制やＭＩＳ
電界効果トランジスタの閾値電圧を調節するチャネル不
純物分布を、セルフアラインでゲート電極下のシリコン
基板領域にのみ作成可能な方法を提供することにある。
ドレインと基板間の接合リーク及び接合容量を低くする
ことができ、かつ、短チャネル特性劣化の抑制やＭＩＳ
電界効果トランジスタの閾値電圧を調節するチャネル不
純物分布を、セルフアラインでゲート電極下のシリコン
基板領域にのみ作成可能な方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、前記目的を達
成するため、下記（Ａ）〜（Ｃ）の半導体装置の製造方
法を提供する。 （Ａ）金属絶縁体半導体（ＭＩＳ）型電界効果トランジ
スタの作製において、（１）半導体基板上及び素子分離
部上にゲート絶縁膜を介してゲート電極を形成する工程
と、（２）ある１つのゲート電極に対しその両側に隣接
するようにゲート電極を形成する工程と、（３）隣接す
るゲート電極の陰がソース又はドレイン領域に重なるよ
うに、斜めイオン注入を行う工程とを含むことを特徴と
する半導体装置の製造方法。 （Ｂ）前記（３）の工程によって形成されたゲート電極
下の第１導電型半導体領域が、ソース及びドレインを形
成する第２導電型半導体領域よりも深いところまで達す
ることを特徴とする（Ａ）の製造方法。 （Ｃ）前記（３）の工程によって形成されたゲート電極
下の第１導電型半導体領域により、ＭＩＳ型電界効果ト
ランジスタの閾値電圧を調整することを特徴とする
（Ａ）又は（Ｂ）の半導体装置の製造方法。
成するため、下記（Ａ）〜（Ｃ）の半導体装置の製造方
法を提供する。 （Ａ）金属絶縁体半導体（ＭＩＳ）型電界効果トランジ
スタの作製において、（１）半導体基板上及び素子分離
部上にゲート絶縁膜を介してゲート電極を形成する工程
と、（２）ある１つのゲート電極に対しその両側に隣接
するようにゲート電極を形成する工程と、（３）隣接す
るゲート電極の陰がソース又はドレイン領域に重なるよ
うに、斜めイオン注入を行う工程とを含むことを特徴と
する半導体装置の製造方法。 （Ｂ）前記（３）の工程によって形成されたゲート電極
下の第１導電型半導体領域が、ソース及びドレインを形
成する第２導電型半導体領域よりも深いところまで達す
ることを特徴とする（Ａ）の製造方法。 （Ｃ）前記（３）の工程によって形成されたゲート電極
下の第１導電型半導体領域により、ＭＩＳ型電界効果ト
ランジスタの閾値電圧を調整することを特徴とする
（Ａ）又は（Ｂ）の半導体装置の製造方法。
【００１１】本発明の半導体装置の製造方法は、ＭＩＳ
型電界効果トランジスタ作製において、半導体基板上及
び素子分離部上にゲート絶縁膜を介してゲート電極を形
成し、ある１つのゲート電極に対しその両側に隣接する
ようにゲート電極を形成し、隣接するゲート電極の陰が
ソース又はドレイン領域に重なるように、斜めイオン注
入を行う工程を備えるようにした。この隣接ゲート方向
からの斜め注入によって、露光の工程を増やさずにゲー
ト電極下の半導体基板に第１導電型半導体領域を形成す
ることで、ソース及びドレイン接合容量及び接合リーク
を増加させることなく、閾値電圧を調節する第１導電型
半導体領域の形成が可能になる。また、この第１導電型
半導体領域をソース及びドレインを形成する第２導電型
半導体領域よりも深いところまで達するように形成する
ことで、短チャネル効果を抑制することが可能になる。
型電界効果トランジスタ作製において、半導体基板上及
び素子分離部上にゲート絶縁膜を介してゲート電極を形
成し、ある１つのゲート電極に対しその両側に隣接する
ようにゲート電極を形成し、隣接するゲート電極の陰が
ソース又はドレイン領域に重なるように、斜めイオン注
入を行う工程を備えるようにした。この隣接ゲート方向
からの斜め注入によって、露光の工程を増やさずにゲー
ト電極下の半導体基板に第１導電型半導体領域を形成す
ることで、ソース及びドレイン接合容量及び接合リーク
を増加させることなく、閾値電圧を調節する第１導電型
半導体領域の形成が可能になる。また、この第１導電型
半導体領域をソース及びドレインを形成する第２導電型
半導体領域よりも深いところまで達するように形成する
ことで、短チャネル効果を抑制することが可能になる。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。 （実施例１）図１を参照すると、本発明の実施例として
のＤＲＡＭセルトランジスタ部の製造工程が断面図で示
されている。ＤＲＡＭのセルにおいては、ゲート電極が
等間隔に周期的に配置されるので、本発明の実施例とし
ては都合がよい。まず、シリコン基板１１にｐ型不純物
が１×１０16ｃｍ-3〜１×１０18ｃｍ-3のｐウェル２０
を形成後、フィールド絶縁膜１２を形成する（図１−
ａ）。ゲート絶縁膜となるシリコン酸化膜１４を７５０
℃〜９００℃の熱酸化法で１．５ｎｍ〜１５ｎｍ形成
し、ゲート電極材料となる多結晶シリコンもしくは多結
晶シリコンと金属の積層膜もしくは金属膜１５を１００
ｎｍ〜２００ｎｍ成膜する（図１−ｂ）。パターニング
されたレジスト１６をマスクとして、前記膜１５をゲー
ト絶縁膜１４まで異方性エッチングする。
て、図面を参照して説明する。 （実施例１）図１を参照すると、本発明の実施例として
のＤＲＡＭセルトランジスタ部の製造工程が断面図で示
されている。ＤＲＡＭのセルにおいては、ゲート電極が
等間隔に周期的に配置されるので、本発明の実施例とし
ては都合がよい。まず、シリコン基板１１にｐ型不純物
が１×１０16ｃｍ-3〜１×１０18ｃｍ-3のｐウェル２０
を形成後、フィールド絶縁膜１２を形成する（図１−
ａ）。ゲート絶縁膜となるシリコン酸化膜１４を７５０
℃〜９００℃の熱酸化法で１．５ｎｍ〜１５ｎｍ形成
し、ゲート電極材料となる多結晶シリコンもしくは多結
晶シリコンと金属の積層膜もしくは金属膜１５を１００
ｎｍ〜２００ｎｍ成膜する（図１−ｂ）。パターニング
されたレジスト１６をマスクとして、前記膜１５をゲー
ト絶縁膜１４まで異方性エッチングする。
【００１３】次に、ボロン２５を注入エネルギー１０ｋ
ｅＶ〜１００ｋｅＶ、注入角度θ、ドース１×１０12ｃ
ｍ-2〜５×１０13ｃｍ-2で、隣接ゲート方向から注入す
る（図１−ｃ）。ここで、角度θとは、あるゲートから
その隣接ゲートまでの距離をＬ1、多結晶シリコン膜の
膜厚をＬ2と定義したとき、θ＝ｔａｎ-1｛Ｌ2／Ｌ1｝
の関係で算出される角度である。θは２０°〜５０°の
範囲内になる。このとき、注入されたイオンの注入飛跡
が、隣接ゲートに重なる場合、たとえイオンが隣接ゲー
トを抜けてきたとしても、隣接ゲートを構成する原子に
よって、イオンは散乱された可能性が非常に高いので、
イオン進行方向は大きく発散する（図１−ｃ）。従っ
て、後にソース・ドレイン領域１９が形成される領域に
は、ほとんどボロン２５が注入されることなく、ゲート
電極下のシリコン基板領域に選択的にボロン２５が注入
されたｐ型不純物領域１３が形成される。
ｅＶ〜１００ｋｅＶ、注入角度θ、ドース１×１０12ｃ
ｍ-2〜５×１０13ｃｍ-2で、隣接ゲート方向から注入す
る（図１−ｃ）。ここで、角度θとは、あるゲートから
その隣接ゲートまでの距離をＬ1、多結晶シリコン膜の
膜厚をＬ2と定義したとき、θ＝ｔａｎ-1｛Ｌ2／Ｌ1｝
の関係で算出される角度である。θは２０°〜５０°の
範囲内になる。このとき、注入されたイオンの注入飛跡
が、隣接ゲートに重なる場合、たとえイオンが隣接ゲー
トを抜けてきたとしても、隣接ゲートを構成する原子に
よって、イオンは散乱された可能性が非常に高いので、
イオン進行方向は大きく発散する（図１−ｃ）。従っ
て、後にソース・ドレイン領域１９が形成される領域に
は、ほとんどボロン２５が注入されることなく、ゲート
電極下のシリコン基板領域に選択的にボロン２５が注入
されたｐ型不純物領域１３が形成される。
【００１４】次に、先とは反対の隣接ゲート方向から同
様にイオン注入を行い、ｐ型不純物領域１３を形成する
（図１−ｄ）。この後、シリコン基板表面に垂直な方向
から、砒素又はリン２６をエネルギー１ｋｅＶ〜５０ｋ
ｅＶ、ドース１×１０13ｃｍ -2〜５×１０15ｃｍ-2で、
ゲート１５及びソース・ドレイン領域１９にイオン注入
する。この後、熱処理することによって、不純物が活性
化し、図１−ｅに示すような不純物分布となる。この後
の工程は、従来使用されてきたＤＲＡＭ製造工程を使用
することが可能である。
様にイオン注入を行い、ｐ型不純物領域１３を形成する
（図１−ｄ）。この後、シリコン基板表面に垂直な方向
から、砒素又はリン２６をエネルギー１ｋｅＶ〜５０ｋ
ｅＶ、ドース１×１０13ｃｍ -2〜５×１０15ｃｍ-2で、
ゲート１５及びソース・ドレイン領域１９にイオン注入
する。この後、熱処理することによって、不純物が活性
化し、図１−ｅに示すような不純物分布となる。この後
の工程は、従来使用されてきたＤＲＡＭ製造工程を使用
することが可能である。
【００１５】上記構成においては、ソース・ドレイン拡
散層周辺の基板不純物濃度が不必要に濃くないため、ソ
ース・ドレイン領域１９とｐウェル２０間のｐｎ接合容
量が低減し、かつ、接合リークも低減する。また、斜め
注入によって形成したＰ型不純物領域１３の不純物濃度
１Ｅ１７ｃｍ-3のラインをソース・ドレイン領域１９よ
り深く形成することで、短チャネル効果を抑制すること
が可能になる。また、ボロン２５のドースを調整するこ
とで、任意の閾値電圧を得ることが可能になる。
散層周辺の基板不純物濃度が不必要に濃くないため、ソ
ース・ドレイン領域１９とｐウェル２０間のｐｎ接合容
量が低減し、かつ、接合リークも低減する。また、斜め
注入によって形成したＰ型不純物領域１３の不純物濃度
１Ｅ１７ｃｍ-3のラインをソース・ドレイン領域１９よ
り深く形成することで、短チャネル効果を抑制すること
が可能になる。また、ボロン２５のドースを調整するこ
とで、任意の閾値電圧を得ることが可能になる。
【００１６】本構成においては、今回、ｎ型電界効果ト
ランジスタの作製手順で説明したが、ｐ型ＭＩＳ電界効
果トランジスタにおいても、ｐウェルをｎウェルに、斜
めイオン注入種をリン等のｎ型不純物に、ソース・ドレ
イン領域及びゲートへのイオン注入種をボロン又は二沸
化ボロン等のｐ型不純物にすることで、適応可能であ
る。
ランジスタの作製手順で説明したが、ｐ型ＭＩＳ電界効
果トランジスタにおいても、ｐウェルをｎウェルに、斜
めイオン注入種をリン等のｎ型不純物に、ソース・ドレ
イン領域及びゲートへのイオン注入種をボロン又は二沸
化ボロン等のｐ型不純物にすることで、適応可能であ
る。
【００１７】（実施例２）実施例１では、本発明をＤＲ
ＡＭセルトランジスタ作製に適応したが、本発明はゲー
トが必ずしも周期的に配置されないＬｏｇｉｃ素子作製
についても適応することができる。その作製手順を図２
に示す。まず、シリコン基板１１にフィールド絶縁膜１
２を形成する（図２−ａ）。ｐ型ウェル２０を形成し、
ゲート絶縁膜となるシリコン酸化膜１４を７５０℃〜９
００℃の熱酸化法で１．５ｎｍ〜１５ｎｍ形成し、ゲー
ト電極材料となる多結晶シリコンもしくは多結晶シリコ
ンと金属の積層膜もしくは金属膜１５を１００ｎｍ〜２
００ｎｍ成膜する。図２−ｂに見られるように、本来ゲ
ートとなる領域とその側方にダミーパターンもしくは配
線パターンが配置される様にレイアウト上の工夫をした
パターンを、レジスト１６で形成する。このダミーパタ
ーンは、本来のゲートから少なくともゲート電極の高さ
以上、離れる必要がある。ダミーを形成する側は、接合
容量の低減が望まれる方を選択すればよい。一般的に
は、ドレイン側に前記ダミーパターンもしくは配線パタ
ーンを配置することが考えられる。
ＡＭセルトランジスタ作製に適応したが、本発明はゲー
トが必ずしも周期的に配置されないＬｏｇｉｃ素子作製
についても適応することができる。その作製手順を図２
に示す。まず、シリコン基板１１にフィールド絶縁膜１
２を形成する（図２−ａ）。ｐ型ウェル２０を形成し、
ゲート絶縁膜となるシリコン酸化膜１４を７５０℃〜９
００℃の熱酸化法で１．５ｎｍ〜１５ｎｍ形成し、ゲー
ト電極材料となる多結晶シリコンもしくは多結晶シリコ
ンと金属の積層膜もしくは金属膜１５を１００ｎｍ〜２
００ｎｍ成膜する。図２−ｂに見られるように、本来ゲ
ートとなる領域とその側方にダミーパターンもしくは配
線パターンが配置される様にレイアウト上の工夫をした
パターンを、レジスト１６で形成する。このダミーパタ
ーンは、本来のゲートから少なくともゲート電極の高さ
以上、離れる必要がある。ダミーを形成する側は、接合
容量の低減が望まれる方を選択すればよい。一般的に
は、ドレイン側に前記ダミーパターンもしくは配線パタ
ーンを配置することが考えられる。
【００１８】この後、実施例１と同様に、ボロン２５を
注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、注入角度２
０°〜５０°、ドース１×１０12ｃｍ-2〜５×１０13ｃ
ｍ-2で、ダミーパターン側から斜めイオン注入し、Ｐ型
拡散層１３を形成する（図２−ｃ）。次に、シリコン基
板に垂直な方向から砒素２６を注入エネルギー５ｋｅＶ
〜３０ｋｅＶ、ドース１×１０13ｃｍ-2〜５×１０15ｃ
ｍ-2でイオン注入し、ＬＤＤ領域１７を形成する（図２
−ｄ）。窒化膜を３０ｎｍ〜８０ｎｍ成膜後、エッチバ
ックにより、ゲート側面にサイドウォール２１を形成す
る。この後、シリコン基板表面に垂直な方向から、砒素
又はリン２７をエネルギー１０〜５０ｋｅＶ、ドース１
×１０13ｃｍ-2〜５×１０15ｃｍ-2で、ゲート１５及び
ソース・ドレイン領域１９にイオン注入する。この後、
熱処理することによって、不純物が活性化し、図２−ｅ
に示すような不純物分布となる。
注入エネルギー１０ｋｅＶ〜１００ｋｅＶ、注入角度２
０°〜５０°、ドース１×１０12ｃｍ-2〜５×１０13ｃ
ｍ-2で、ダミーパターン側から斜めイオン注入し、Ｐ型
拡散層１３を形成する（図２−ｃ）。次に、シリコン基
板に垂直な方向から砒素２６を注入エネルギー５ｋｅＶ
〜３０ｋｅＶ、ドース１×１０13ｃｍ-2〜５×１０15ｃ
ｍ-2でイオン注入し、ＬＤＤ領域１７を形成する（図２
−ｄ）。窒化膜を３０ｎｍ〜８０ｎｍ成膜後、エッチバ
ックにより、ゲート側面にサイドウォール２１を形成す
る。この後、シリコン基板表面に垂直な方向から、砒素
又はリン２７をエネルギー１０〜５０ｋｅＶ、ドース１
×１０13ｃｍ-2〜５×１０15ｃｍ-2で、ゲート１５及び
ソース・ドレイン領域１９にイオン注入する。この後、
熱処理することによって、不純物が活性化し、図２−ｅ
に示すような不純物分布となる。
【００１９】本構造は、前記従来技術と異なり、ドレイ
ン側拡散層の下側の基板不純物濃度が不必要に濃くない
ため、ドレイン領域とｐウェル２０間のｐｎ接合容量が
低減し、かつ、接合リークも低減するだけでなく、ダミ
ーパターンによってソース・ドレイン面積が縮小される
ことから、さらに接合容量及び接合リークが低減され
る。
ン側拡散層の下側の基板不純物濃度が不必要に濃くない
ため、ドレイン領域とｐウェル２０間のｐｎ接合容量が
低減し、かつ、接合リークも低減するだけでなく、ダミ
ーパターンによってソース・ドレイン面積が縮小される
ことから、さらに接合容量及び接合リークが低減され
る。
【００２０】本構成においては、今回、ｎ型電界効果ト
ランジスタの作製手順で説明したが、ｐ型ＭＩＳ電界効
果トランジスタにおいても、ｐウェルをｎウェルに、斜
めイオン注入種をリン等のｎ型不純物に、ソース・ドレ
イン領域及びゲートへのイオン注入種をボロン又は二沸
化ボロン等のｐ型不純物にすることで適応可能となり、
ＣＭＯＳプロセスにおいても使用可能である。
ランジスタの作製手順で説明したが、ｐ型ＭＩＳ電界効
果トランジスタにおいても、ｐウェルをｎウェルに、斜
めイオン注入種をリン等のｎ型不純物に、ソース・ドレ
イン領域及びゲートへのイオン注入種をボロン又は二沸
化ボロン等のｐ型不純物にすることで適応可能となり、
ＣＭＯＳプロセスにおいても使用可能である。
【００２１】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。
【００２２】
【発明の効果】本発明をＤＲＡＭ製造工程に適用すれ
ば、下記の３点の効果が得られる。１点目は、リーク電
流の低減によりリフレッシュレートの長時間化が可能に
なり、消費電力が低下することである。２点目は、セル
フアラインプロセスのため目合わせ工程が不必要である
ことから、高集積化に適しており、かつ、製造工程数が
削減できることである。３点目は、ビット線容量が小さ
くなるため、ビット線１本当たりにこれまで以上のセル
トランジスタが接続可能になり、かつ、蓄積容量が低減
可能なためセル面積も縮小可能となることである。
ば、下記の３点の効果が得られる。１点目は、リーク電
流の低減によりリフレッシュレートの長時間化が可能に
なり、消費電力が低下することである。２点目は、セル
フアラインプロセスのため目合わせ工程が不必要である
ことから、高集積化に適しており、かつ、製造工程数が
削減できることである。３点目は、ビット線容量が小さ
くなるため、ビット線１本当たりにこれまで以上のセル
トランジスタが接続可能になり、かつ、蓄積容量が低減
可能なためセル面積も縮小可能となることである。
【００２３】本発明をＬｏｇｉｃ素子製造工程に適用す
れば、下記の３点の効果が得られる。１点目は、接合容
量低下により、駆動スピードが上昇し、消費電力が低下
することである。２点目は、セルフアラインプロセスの
ため目合わせ工程が不必要であることから、高集積化に
適しており、かつ、製造工程数が削減できることであ
る。３点目は、接合容量が低下するため、待機時電力が
低減することである。
れば、下記の３点の効果が得られる。１点目は、接合容
量低下により、駆動スピードが上昇し、消費電力が低下
することである。２点目は、セルフアラインプロセスの
ため目合わせ工程が不必要であることから、高集積化に
適しており、かつ、製造工程数が削減できることであ
る。３点目は、接合容量が低下するため、待機時電力が
低減することである。
【図１】本発明の一実施例の工程断面図である。
【図２】本発明の他の実施例の工程断面図である。
【図３】従来例の工程断面図である。
【図４】従来例の工程断面図である。
１：シリコン基板 ２：フィールド絶縁膜 ３：第１導電型不純物が導入された領域 ４：第１絶縁膜 ５：多結晶シリコン膜 ６：レジスト ７：第２導電型不純物が導入された領域 ８：第２絶縁膜 ９：第２導電型不純物が導入された領域 １０：第１導電型不純物が導入されたウェル １１：シリコン基板 １２：フィールド絶縁膜 １３：ボロン活性層（チャネル領域） １４：ゲート酸化膜 １５：多結晶シリコン、多結晶シリコンと金属膜の積層
膜又は金属膜 １６：レジスト １７：砒素活性層（ＬＤＤ領域） １９：砒素又はリン活性層（ソース・ドレイン領域） ２０：ｐ型ウェル ２１：窒化膜 ２２：レジスト ２３：第１導電型不純物 ２４：第２導電型不純物 ２５：ボロン ２６：砒素又はリン ２７：砒素又はリン ２８：第２導電型不純物
膜又は金属膜 １６：レジスト １７：砒素活性層（ＬＤＤ領域） １９：砒素又はリン活性層（ソース・ドレイン領域） ２０：ｐ型ウェル ２１：窒化膜 ２２：レジスト ２３：第１導電型不純物 ２４：第２導電型不純物 ２５：ボロン ２６：砒素又はリン ２７：砒素又はリン ２８：第２導電型不純物
Claims (3)
- 【請求項１】金属絶縁体半導体（ＭＩＳ）型電界効果ト
ランジスタの作製において、（１）半導体基板上及び素
子分離部上にゲート絶縁膜を介してゲート電極を形成す
る工程と、（２）ある１つのゲート電極に対しその両側
に隣接するようにゲート電極を形成する工程と、（３）
隣接するゲート電極の陰がソース又はドレイン領域に重
なるように、斜めイオン注入を行う工程とを含むことを
特徴とする半導体装置の製造方法。 - 【請求項２】前記（３）の工程によって形成されたゲー
ト電極下の第１導電型半導体領域が、ソース及びドレイ
ンを形成する第２導電型半導体領域よりも深いところま
で達することを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項３】前記（３）の工程によって形成されたゲー
ト電極下の第１導電型半導体領域により、ＭＩＳ型電界
効果トランジスタの閾値電圧を調整することを特徴とす
る請求項１又は２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11168088A JP2000357792A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11168088A JP2000357792A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357792A true JP2000357792A (ja) | 2000-12-26 |
Family
ID=15861632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11168088A Pending JP2000357792A (ja) | 1999-06-15 | 1999-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000357792A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004274031A (ja) * | 2003-03-11 | 2004-09-30 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2005236233A (ja) * | 2004-02-23 | 2005-09-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7015554B2 (en) | 2003-02-17 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| EP2230686A2 (en) | 2009-03-19 | 2010-09-22 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
-
1999
- 1999-06-15 JP JP11168088A patent/JP2000357792A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7015554B2 (en) | 2003-02-17 | 2006-03-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2004274031A (ja) * | 2003-03-11 | 2004-09-30 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2005236233A (ja) * | 2004-02-23 | 2005-09-02 | Nec Electronics Corp | 半導体装置の製造方法 |
| EP2230686A2 (en) | 2009-03-19 | 2010-09-22 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8603874B2 (en) | 2009-03-19 | 2013-12-10 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
| US8741724B2 (en) | 2009-03-19 | 2014-06-03 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device |
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