KR100205310B1 - 반도체 소자의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히, 저전력화 및 고속화에 적당하도록 한 반도체 소자의 구조 및 제조방법에 관한 것이다.
이와같은 본 발명의 반도체 소자의 구조는 기판; 상기 기판상에 불순물이 도핑되어 형성되는 제1도전층; 상기 제1도전층상의 전면에 형성되는 제2도전층; 상기 제2도전층의 소정부위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극의 양측면에 형성되는 측벽 스페이서; 그리고 상기 게이트 전극 및 측벽 스페이서 양측의 제2도전층 및 제1도전층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨에 그 특징이 있다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 저전력화 및 고속화를 실현할 수 있도록 한 반도체 소자의 구조 및 제조방법에 관한 것이다.
일반적으로 MOS 트랜지스터를 만들때 채널(Channel) 길이가 짧아짐에 따라 소오스/드레이인의 길이가 가까와지게 되고 이로 인하여 MOS 소자의 문턱전압(Threshold Voltage)이 감소하게 되고, 펀치 쓰로우(Punch Through)가 발생하기 쉬워지는 숏 채널 효과(Short Channel Effect)로 인하여 소자의 특성이 열화되는데 이를 개선하기 위하여 소오스/드레인의 접합 부분의 도핑(Doping) 농도를 높여줌으로써 숏 채널 특성을 개선시킨다.
또한, 반도체 소자는 갈수록 미세화되는 반면에 저전력화 및 고속화하는 방향으로 기술이 개발되고 있다.
하지만 현재의 기술로는 저전력화 및 고속화를 동시에 실현하기 어렵기 때문에 이를 개선하기 위하여 여러가지 방법이 개발되고 있다.
그 중 하나가 SSR(Super Steep Retrograde)이라는 채널 도핑 프로파일(Channel Doping Profile)을 가지는 구조로 무거운 이온을 소오스/드레인 깊이 정도로 주입함으로써 반도체 기판 바로 아래에는 도핑 농도를 낮게하여 저전력으로 사용할 수 있고, 소자의 미세화에 따른 특성열화는 소오스/드레인 깊이에 주입된 도펀트(Dopant)에 의해 방지하는 구조이다.
또 다른 방법은 SOI 기판을 이용하는 방법이 연구되고 있다.
상기 SOI(Silicon On Insulator) 기술은 절연층상에 실리콘 단결정 박막을 형성하고 그 위에 초고집적 회로(LSI)를 형성하는 기술이다.
여기서 SOI 구조는 완전한 소자분리 구조를 실현할 수 있으므로 고속동작이 가능하다.
그리고 PN 접합분리 구조에서 나타나는 기생 MOS 트랜지스터나 기생 바이폴라 트랜지스터 등의 능동적 기생효과가 없으므로 래치업(Latch-Up) 현상이나 소프트에러 현상이 없는 회로를 구성할 수 있는 장점이 있다.
또한, 상기 SOI 기술은 소자의 미세화가 한계에 가까워짐으로써 집적도를 향상시키기 위해 디바이스(Device)를 몇 층정도 겹쳐 적층하고 상호 배선하여 종래 2차원적인 초고집적 회로의 한계를 넘은 3차원 디바이스의 가능성을 나타낸 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 구조 및 제조방법을 설명하면 다음과 같다.
제1도는 종래의 반도체 소자의 구조단면도이고, 제2a, d도는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
종래의 반도체 소자는 제1도에 도시된 바와 같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 활성영역에 게이트 절연막(12) 및 게이트 전극(15)이 형성된다.
그리고 상기 게이트 전극(15)의 양측면에 측벽 스페이서(17)가 형성되고, 상기 게이트 전극(15) 및 측벽 스페이서(17) 양측의 반도체 기판(11)에 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(18)이 형성된 구조를 갖는다.
여기서 상기 소오스/드레인 불순물 확산영역(18) 사이에 형성된 채널영역의 불순물 형태는 문턱전압 조절을 위한 이온주입시 nMOS인 경우 무거운 이온인 인듐(In)을 주입하고, pMOS의 경우는 비소(As)를 주입하여 SSR(Super Steep Retrograde) 구조를 갖는다.
상기와 같은 구조를 갖는 종래의 반도체 소자의 제조방법은 먼저, 제2a도에 도시된 바와 같이 활성영역과 필드영역으로 정의된 반도체 기판(11)의 활성영역에 문턱전압 값을 조절하기 위하여 인듐(In)이나 비소(As) 등과 같은 무거운 불순물이온을 주입한다.
그리고 전면에 게이트 절연막(12) 및 게이트 전극용 다결정 실릴콘층(13)을 차례로 형성하고, 상기 게이트 전극용 다결정 실리콘층(13)상에 감광막(14)을 도포한 후, 상기 감광막(14)을 노광 및 현상공정으로 패터닝(Pattering)한다.
이어서, 제2b도에 도시된 바와 같이 상기 패터닝된 감광막(14)을 마스크로 하여 상기 게이트 전극용 다결정 실리콘층(13) 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(15)을 형성한다.
그리고 상기 감광막(14)을 제거하고, 상기 게이트 전그(15)을 마스크로 하여 저농도 이온을 주입을 하여 LDD(Lightly Doped Drain) 영역(16)을 형성한다.
이어서, 제2c도에 도시된 바와같이 저면에 측벽 스페이서용 절연막(도면에 도시하지 않음)을 증착하여 상기 게이트 전극(15) 및 게이트 절연막(12)의 양측면에 남도록 에치백(Etch Back)공정을 실시하여 측벽 스페이서(17)을 형성한다.
그리고 제2d도에 도시된 바와같이 상기 측벽 스페이서(17)와 게이트 전극(15)을 마스크로 하여 전면에 고농도 불순물 이온을 주입함으로써 LDD 구조를 갖는 소오스/드레인 불순물 확산영역(18)을 형성한다.
이상에서 설명한 종래의 반도체 소자의 SSR 구조는 nNOS의 경우 무거운 이온인 인듐(In)을 주입하고, pMOS의 경우는 비소(As)를 주입하여 도핑 프로파일(Doping Profile)을 소오스(Source)와 드레인(Drain)사이에 위치시키고, 후속 열공정에소ㄷ 주입된 이온들의 도핑 프로파일을 그대로 유지시킴으로써 소자가 미세화됨에 따라 감소되는 채널(Channel) 길이로 인한 펀치 쓰로우(Punch Through) 같은 특성의 열화를 개선하고, 채널이 형성되는 기판 바로 아래에서는 도핑농도가 낮기 때문에 저전력화와 고속화(Low Field Mobility)를 개선하였다.
그러나 이와같은 종래의 반도체 소자의 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 인플런트(Implant)시 이온의 주입깊이와 주입깊이에 따른 변화폭이 생기기 때문에 이온주입 후 구동전압의 조절이 주입깊이 보다 기판쪽에 인접해 있는 주입깊이에 따른 변화폭에 영향을 받기 때문에 소자의 신뢰성이 없다.
둘째, 후속 열처리에 따라서 주입된 이온의 재분포가 일어나기 때문에 이온 주입후 후속 공정변화에 따른 특성변화가 일어난다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 각각 다르게 도핑된 두 층의 실리콘 에피택셜층을 이용하여 저전력화 및 고속화를 실현할 수 있는 반도체 소자의 구조 및 제조방법을 제공하는데 그 목적이 있다.
제1도는 종래의 반도체 소자의 구조를 나타낸 구조단면도.
제2a, d도는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도.
제3도는 본 발명의 반도체 소자의 구조를 나타낸 구조단면도.
제4a, d도는 본 발명의 반도체 소자의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판 22 : 제1실리콘 에피택셜층
23 : 제1절연막 24 : 제2실리콘 에피택셜층
25 : 게이트 절연막 26 : 캡 절연막
27 : 게이트 전극 28 : LDD 영역
29 : 측벽 스페이서 30 : 소오스/드레인 불순물 영역
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 구조는 기판; 상기 기판상에 불순물이 도핑되어 형성되는 제1도전층; 상기 제1도전층상의 전면에 형성되는 제2도전층; 상기 제2도전층의 소정부위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극의 양측면에 형성되는 측벽 스페이서; 그리고 상기 게이트 전극 및 측벽 스페이서 양측의 제2도전층 및 제1도전층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 반도체 소자의 제조방법은 기판을 준비하는 단계; 상기 기판상에 제1도전층과 제1절연막을 차례로 형성하는 단계; 상기 제1도전층에 도핑물질을 주입하는 단계; 상기 제1절연막을 제거하고 상기 제1도전층상에 제2도전층을 형성하는 단계; 상기 제2도전층상의 소정부위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 제2도전층 및 제1도전층에 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계; 상기 게이트 전극과 측벽 스페이서 양측의 제2도전층 및 제1도전층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
제3도는 본 발명의 반도체 소자의 구조단면도이고, 제4a, d도는 본 발명의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명의 반도체 소자의 구조는 제3도에 도시된 바와 같이 반도체 기판(21)상에 도핑농도가 다른 두 개의 제1, 제2실리콘 에피택셜층(23,24)이 차례로 형성되고, 상기 제2실리콘 에피택셜층(24)상의 소정부위에 게이트 절연막(25)과 게이트 전극(27) 그리고 캡 산화막(26)이 차례로 형성된다.
또한, 상기 게이트 전극(27)의 양측면에 측벽 스페이서(29)가 형성되고, 상기 게이트 전극(27) 및 측벽 스페이서(29) 양측의 상기 제2실리콘 에피택셜층(24) 및 제1실리콘 에피택셜층(22)에 LDD 구조를 갖는 소오스/드레인 불순물 영역(30)이 형성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 소자의 제조방법은 먼저, 제4a도에 도시한 바와 같이 반도체 기판(21)상의 전면에 제1실리콘 에피택셜층(22)을 형성하고, 상기 제1 실리콘 에피택셜층(22)상에 이온주입시 주입깊이 조절을 위한 제1절연막(23)을 형성한다.
이어, 상기 제1절연막(23)의 전면에 이온주입공정 등을 이용하여 상기 제1실리콘 에피탤셜층(22)을 도핑(Doping)시킨다.
이때, 상기 제1절연막(23)의 하부 또는 상기 제1실리콘 에피택셜층(22)의 표면 가까이까지 이온주입이 되도록 이온주입 에너지를 조절한다.
여기서 상기 제1절연막(23)으로 PSG(Phosphorous Silicate Glass)나 BSG (Boron Silicate Glass)을 형성하여 열확산에 의하여 상기 제1실리콘 에피택셜층(22)을 도핑(Doping)시킬 수 있다. 또한, 상기 도핑(Doping) 물질로는 인듐(In)이나 비소(As) 또는 붕소(Boron) 이나 인(Phosphorus)을 사용한다.
이어서, 제4b도에 도시한 바와 같이 상기 제1절연막(23)을 제거하고, 전면에 채널(channel) 영역을 위한 도핑(Doping) 되지 않은 제2실리콘 에피택셜층(24)을 형성한다.
다음에, 상기 제2실리콘 에피택셜층(24)상의 전면에 게이트 절연막(25)과 게이트 전극용 폴리 실리콘층 및 캡 절연막(26)을 차례로 형성하고, 상기 캡 절연막(26)상에 감광막(도면에 도시하지 않음)을 도포한 후, 사진석판술 및 식각공정으로 상기 캡 절연막(26) 및 게이트 전극용 폴리 실리콘층과 게이트 절연막(25)을 선택적으로 제거하여 게이트 전극(27)을 형성한다.
이어서, 제4c도에 도시한 바와 같이 상기 게이트 전극(27)을 마스크로 하여 저농도 불순물 이온을 주입하여 상기 게이트 전극(27) 양측의 상기 제2실리콘 에피택셜층(24)과 제1실리콘 에피택셜층(22)에 LDD(Lightly Doped Drain) 영역(28)을 형성한다.
그리고 제4d도에 도시한 바와 같이 상기 게이트 전극(27)을 포함한 전면에 측벽 스페이서용 절연막을 형성하고, 에치백 공정을 실시하여 상기 게이트 전극(27)의 양측면에 측벽 스페이서(29)를 형성한다.
이어, 상기 게이트 전극(27)과 측벽 스페이서(29)를 마스크로 하여 고농도 불순물 이온을 주입하여 상기 게이트 전극(27) 양측의 상기 제2실리콘 에피택셜층(24)과 제1실리콘 에피택셜층(22)에 형성된 LDD 영역(28)과 연결되는 소오스/드레인 불순물 확산영역(30)을 형성한다.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 구조 및 제조방법에 있어서 소자의 특성변화가 작고, 무거운 불순물 이온을 사용하지 않더라도 SSR 구조를 실현할 수 있는 효과가 있다.
Claims (7)
- 기판; 상기 기판상에 불순물이 도핑되어 형성되는 제1도전층; 상기 제1도전층상의 전면에 형성되는 제2도전층; 상기 제2도전층의 소정부위에 형성되는 게이트 절연막 및 게이트 전극; 상기 게이트 전극의 양측면에 형성되는 측벽 스페이서; 그리고 상기 게이트 전극 및 측벽 스페이서 양측의 제2도전층 및 제1도전층에 형성되는 소오스/드레인 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자의 구조.
- 제1항에 있어서, 상기 제1도전층과 제2도전층은 도핑 농도의 차이가 다름을 특징으로 하는 반도체 소자의 구조.
- 제1항에 있어서, 상기 제2도전층은 도핑되지 않은 실리콘 에피택셜층임을 특징으로 하는 반도체 소자의 구조.
- 제1항에 있어서, 상기 제2도전층은 채널영역으로 사용됨을 특징으로 하는 반도체 소자의 구조.
- 기판을 준비하는 단계; 상기 기판상에 제1도전층과 제1절연막을 차례로 형성하는 단계; 상기 제1도전층에 도핑물질을 주입하는 단계; 상기 제1절연막을 제거하고 상기 제1도전층상에 제2도전층을 형성하는 단계; 상기 제2도전층상의 소정부위에 게이트 절연막 및 게이트 전극을 형성하는 단계; 상기 게이트 전극 양측의 제2도전층 및 제1도전층에 저농도 불순물 영역을 형성하는 단계; 상기 게이트 전극 양측면에 측벽 스페이서를 형성하는 단계; 상기 게이트 전극과 측벽 스페이서 양측의 제2도전층 및 제1도전층에 소오스/드레인 불순물 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 도핑물질은 인듐이나 규소 또는 붕소나 인을 사용함을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제1절연막은 PSG이나 BSG으로 형성하여 열확산에 의해 제1도전층을 도핑함을 특징으로 하는 반도체 소자의 제조방법.
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