KR100327438B1 - 저전압 트랜지스터의 제조방법 - Google Patents

저전압 트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 저전압 트랜지스터의 단위 트랜지스터의 특성을 개선하고 공정 제어를 용이하게 하여 칩의 집적도를 향상시키도록 한 저전압 트랜지스터의 제조방법에 관한 것으로서, 제 1 영역과 제 2 영역으로 정의된 SOI 기판의 표면내에 각각 제 1, 제 2 도전형 웰을 형성하는 단계와, 상기 제 1, 제 2 도전형 웰이 형성된 SOI 기판의 표면내에 제 1, 제 2 도전형 드래프트 영역을 형성하는 단계와, 상기 SOI 기판에 상기 제 1, 제 2 영역을 격리하는 소자 격리막을 형성하는 단계와, 상기 SOI 기판의 제 1, 제 2 영역에 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측의 제 1 도전형 드래프트 영역에 LDD 구조를 갖는 제 2 도전형 소오스/드레인 영역을 형성하는 단계와, 상기 제 2 게이트 전극 양측의 제 2 도전형 드래프트 영역에 LDD 구조를 갖는 제 1 도전형 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

저전압 트랜지스터의 제조방법{method for manufacturing of low voltage transistor}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 단위 트랜지스터의 특성 및 칩의 집적도를 향상시키는데 적당한 저전압 트랜지스터의 제조방법에 관한 것이다.
일반적으로 고전압 트랜지스터(High voltage transistor)와 저전압 트랜지스터(low voltage transistor)가 한 칩(chip)내에서 동시에 구현되는 스마트 IC(smart IC)에서 저전압 트랜지스터의 제작과 관련하여 현재는 LDD(Lightly Doped Drain) 구조가 아닌 DDD(Double Diffused Drain)구조를 이용한다.
이하, 첨부된 도면을 참고하여 종래의 저전압 트랜지스터의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 저전압 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 고전압 트랜지스터 영역(도면에는 도시되지 않음)과 저전압 트랜지스터 영역으로 정의된 SOI(Silicon On Insulator) 기판(11)에 선택적으로 n형 및 p형 불순물 이온을 주입하여 SOI 기판(11)의 표면내에 N-웰(N-well) 영역(12)과 P-웰(P-well) 영역(13)을 각각 형성한다.
이어, 상기 N-웰 영역(12)과 P-웰 영역(13)이 각각 형성된 SOI 기판(11)에 선택적으로 n형 및 p형 드래프트(drift) 이온을 주입하여 N-드래프트(N-drift) 영역(14)과 P-드래프트(P-drift) 영역(15)을 각각 형성한다.
그리고 고전압 트랜지스터와 저전압 트랜지스터의 격리를 위해 통상적인 트랜치(trench)(16)공정을 실시하고, 상기 저전압 트랜지스터간의 격리를 위해 필드 산화막(17)을 형성한다.
여기서 상기 트랜치(16)의 내부에는 일반적인 공정에 의해 갭-필(gap-fill) 물질이 형성되어 있다.
도 1b에 도시한 바와 같이, 상기 SOI 기판(11)상에 게이트 절연막(18) 및 게이트 전극용 전도층을 형성하고, 포토 및 식각공정을 통해 전도층 및 게이트 절연막(18)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(19a,19b)을 형성한다.
도 1c에 도시한 바와 같이, 상기 SOI 기판(11)의 전면에 제 1 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 저전압 트랜지스터 영역에만 남도록 제 1 포토레지스트(20)를 패터닝한다.
이어, 패터닝된 제 1 포토레지스트(20)를 마스크로 이용하여 저농도 불순물 이온을 주입하여 고전압 트랜지스터의 LDD 영역을 형성한다.
도 1d에 도시한 바와 같이, 상기 제 1 포토레지스트(20)를 제거하고, 상기 SOI 기판(11)의 전면에 절연막을 형성한 후에 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(19a,19b)의 양측면에 측벽 스페이서(21)를 형성한다.
이어, 상기 SOI 기판(11)상에 제 2 포토레지스트(22)를 도포한 후, 노광 및 현상공정으로 P-드래프트 영역(15)상에만 남도록 제 2 포토레지스트(22)를 패터닝한다.
그리고 상기 패터닝된 제 2 포토레지스트(22)를 마스크로 이용하여 전면에고농도 p형 불순물 이온(예를 들면, 보론 등)을 주입하여 상기 제 1 게이트 전극(19a) 양측의 N-드래프트 영역(14)에 제 1 소오스/드레인 불순물 영역(23a)을 형성한다.
도 1e에 도시한 바와 같이, 상기 제 2 포토레지스트(22)를 제거하고, 상기 SOI 기판(11)상에 제 3 포토레지스트(24)를 도포한 후, 노광 및 현상공정을 통해 상기 P-드래프트 영역(15)만이 노출되도록 제 3 포토레지스트(24)를 패터닝한다.
이어, 상기 제 3 포토레지스트(24)를 마스크로 이용하여 전면에 고농도 n형 불순물 이온을 주입하여 제 2 게이트 전극(19b) 양측의 P-드래프트 영역(15)에 제 2 소오스/드레인 불순물 영역(23b)을 형성한다.
도 1f에 도시한 바와 같이, 상기 제 3 포토레지스트(24)를 제거하고, 이후 공정은 도면에 도시하지 않았지만, BPSG층, 콘택 및 배선 공정 등을 이용하여 소자를 완성한다.
그러나 상기와 같은 종래의 저전압 트랜지스터의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, DDD 구조의 소오스/드레인 형성한다. 이는 인(P)과 비소(As)의 확산차이를 이용하여 게이트 전극 에지(edge)의 도핑 프로파일(doping profile)을 개선함에 따라 핫 케리어(hot carrier) 등 소자의 전기적 특성을 단일 이온주입으로 제작하는 트랜지스터보다 개선하기 위함이지만 이러한 방법은 PMOS에는 적용할 수 없다.
둘째, DDD 구조 자체의 문제라 할 수 있는 팹(FAB)내의 노(furnace) 등에서 오는 차이에 따라 확산의 차이가 생겨 게이트 하지의 정션 프로파일(junction profile)을 일정하게 제어할 수 없다.
따라서 문턱전압(Vt) 등 기본적인 트랜지스터의 특성에 대한 변화량(variation)이 있을 수 있으며 공정 마진(margin)이 충분하지 않아 DDD 구조를 이용하여서는 저전압 트랜지스터의 게이트 폭(width)이 커져 칩 사이즈가 커지는 문제가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 저전압 트랜지스터의 소오스/드레인 구조를 DDD구조에서 LDD구조로 바꿈에 따라 저전압 트랜지스터의 단위 트랜지스터의 특성을 개선하고 공정 제어를 용이하게 하여 칩의 집적도를 향상시키도록 한 저전압 트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 저전압 트랜지스터의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2h는 본 발명에 의한 저전압 트랜지스터의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : SOI 기판 32 : N-웰 영역
33 : P-웰 영역 34 : N-드래프트 영역
35 : P-드래프트 영역 36 : 트랜치
37 : 필드 산화막 38 : 게이트 절연막
39a,39b : 제 1, 제 2 게이트 전극 40 : 제 1 포토레지스트
41a,41b : 제 1, 제 2 LDD 영역 42 : 제 2 포토레지스트
43 : 측벽 스페이서 44 : 제 3 포토레지스트
45a,45b : 제 1, 제 2 소오스/드레인 불순물 영역
46 : 제 4 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 저전압 트랜지스터의 제조방법은 제 1 영역과 제 2 영역으로 정의된 SOI 기판의 표면내에 각각 제 1, 제 2 도전형 웰을 형성하는 단계와, 상기 제 1, 제 2 도전형 웰이 형성된 SOI 기판의 표면내에 제 1, 제 2 도전형 드래프트 영역을 형성하는 단계와, 상기 SOI 기판에 상기 제 1, 제 2 영역을 격리하는 소자 격리막을 형성하는 단계와, 상기 SOI 기판의 제 1, 제 2 영역에 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양측의 제 1 도전형 드래프트 영역에 LDD 구조를 갖는 제 2 도전형 소오스/드레인 영역을 형성하는 단계와, 상기 제 2 게이트 전극 양측의 제 2 도전형 드래프트 영역에 LDD 구조를 갖는 제 1 도전형 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 저전압 트랜지스터의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 의한 저전압 트랜지스터의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 고전압 트랜지스터 영역(도면에는 도시되지 않음)과 저전압 트랜지스터 영역으로 정의된 SOI 기판(31)에 선택적으로 n형 및 p형 불순물 이온을 주입하여 SOI 기판(31)의 표면내에 N-웰(N-well) 영역(32)과 P-웰(P-well) 영역(33)을 각각 형성한다.
이어, 상기 N-웰 영역(32)과 P-웰 영역(33)이 각각 형성된 SOI 기판(31)에 선택적으로 n형 및 p형 드래프트(drift) 이온을 주입하여 N-드래프트(N-drift) 영역(34)과 P-드래프트(P-drift) 영역(35)을 각각 형성한다.
그리고 고전압 트랜지스터와 저전압 트랜지스터의 격리를 위해 통상적인 트랜치(trench)(36)공정을 실시하고, 상기 저전압 트랜지스터의 PMOS와 NMOS간 격리를 위해 필드 산화막(37)을 형성한다.
여기서 상기 트랜치(36)의 내부에는 일반적인 공정에 의해 갭-필 물질이 형성되어 있다.
도 2b에 도시한 바와 같이, 상기 SOI 기판(31)상에 게이트 절연막(38) 및 게이트 전극용 전도층을 형성하고, 포토 및 식각공정을 통해 전도층 및 게이트 절연막(38)을 선택적으로 제거하여 제 1, 제 2 게이트 전극(39a,39b)을 형성한다.
도 2c에 도시한 바와 같이, 상기 SOI 기판(31)상에 제 1 포토레지스트(40)를 도포한 후, 노광 및 현상공정으로 저전압 트랜지스터의 PMOS가 형성될 영역만 노출되도록 제 1 포토레지스트(40)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(40)를 마스크로 이용하여 p형 저농도 불순물 이온을 주입하여 상기 제 1 게이트 전극(39a) 양측의 N-드래프트 영역(34)에 제 1 LDD 영역(41a)을 형성한다.
도 2d에 도시한 바와 같이, 상기 제 1 포토레지스트(40)를 제거하고, 상기 SOI 기판(31)상에 제 2 포토레지스트(42)를 도포한 후, 노광 및 현상공정으로 저전압 트랜지스터의 NMOS가 형성될 영역만 노출되도록 제 2 포토레지스트(42)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(42)를 마스크로 이용하여 n형 저농도 불순물 이온을 주입하여 상기 제 2 게이트 전극(39b) 양측의 P-드래프트 영역(35)에 제 2 LDD 영역(41b)을 형성한다.
도 2e에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(39a,39b)을 포함한 SOI 기판(31)의 전면에 절연막을 형성하고, 상기 절연막의 전면에 에치백 공정을 실시하여 상기 제 1, 제 2 게이트 전극(39a,39b)의 양측면에 측벽 스페이서(sidewall space)(43)를 형성한다.
도 2f에 도시한 바와 같이, 상기 SOI 기판(31)상에 제 3 포토레지스트(44)를도포한 후, 노광 및 현상공정으로 저전압 트랜지스터의 PMOS가 형성될 영역만 노출되도록 제 3 포토레지스트(44)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(44)를 마스크로 이용하여 p형 고농도 불순물 이온을 주입하여 상기 제 1 게이트 전극(39a) 양측의 N-드래프트 영역(34)에 제 1 소오스/드레인 불순물 영역(45a)을 형성한다.
도 2g에 도시한 바와 같이, 상기 제 3 포토레지스트(44)를 제거하고, 상기 SOI 기판(31)상에 제 4 포토레지스트(46)를 도포한 후, 노광 및 현상공정으로 저전압 트랜지스터의 NMOS가 형성될 영역만 노출되도록 제 4 포토레지스트(46)를 패터닝한다.
이어, 상기 패터닝된 제 4 포토레지스트(46)를 마스크로 이용하여 n형 고농도 불순물 이온을 주입하여 상기 제 2 게이트 전극(39b) 양측의 P-드래프트 영역(35)에 제 2 소오스/드레인 불순물 영역(45b)을 형성한다.
도 2h에 도시한 바와 같이, 상기 제 4 포토레지스트(46)를 제거하고, 이후 공정은 도면에 도시하지 않았지만, BPSG층, 콘택 및 배선 공정 등을 이용하여 소자를 완성한다.
이상에서 설명한 바와 같이 본 발명에 의한 저전압 트랜지스터의 제조방법은 다음과 같은 효과가 있다.
즉, 추가 공정없이 기존 공정을 그대로 이용하면서도 저전압 트랜지스터의 소오스/드레인 영역을 LDD 구조로 사용함으로서 DDD 구조에서 오는 단점을 개선할수 있다.
따라서 PMOS에도 적용이 가능하며 또한 공정 제어가 용이하여 저전압 트랜지스터의 게이트 폭을 줄일 수 있어 칩 사이즈를 줄일 수 있다.

Claims (2)

  1. 제 1 영역과 제 2 영역으로 정의된 SOI 기판의 표면내에 각각 제 1, 제 2 도전형 웰을 형성하는 단계;
    상기 제 1, 제 2 도전형 웰이 형성된 SOI 기판의 표면내에 제 1, 제 2 도전형 드래프트 영역을 형성하는 단계;
    상기 SOI 기판에 상기 제 1, 제 2 영역을 격리하는 소자 격리막을 형성하는 단계;
    상기 SOI 기판의 제 1, 제 2 영역에 제 1, 제 2 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극 양측의 제 1 도전형 드래프트 영역에 LDD 구조를 갖는 제 2 도전형 소오스/드레인 영역을 형성하는 단계;
    상기 제 2 게이트 전극 양측의 제 2 도전형 드래프트 영역에 LDD 구조를 갖는 제 1 도전형 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 저전압 트랜지스터의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 게이트 전극의 양측면에 측벽 스페이서를 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 저전압 트랜지스터의 제조방법.
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