KR980012236A - 디램의 시모스(cmos) 제조 방법 - Google Patents
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Abstract
본 발명은 디램에서 사용되는 페리퍼럴(Peripheral) 시모스(CMOS)에 관한 것으로, 특히 접합 누전(junction leakage)를 감소시키고 숏 채널 효과(short channel effect)를 개선하는데 적당한 디램의 페리퍼럴(peripheral)시모스(CMOS)의 제조 방법에 대한 것이다. 본 발명 디램의 시모스(CMOS) 제조 방법은 기판 상에 셀 형성을 위한 제 1 영역과 페리퍼럴(peripheral) NMOS 형성을 위한 제 2 영역과 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 영역을 격리 시키는 복수개의 격리 절연막을 형성하는 단계; 상기 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 영역의 기판 내에 제 2 도전형 우물을 형성하는 단계; 상기 제 1 영역과 제 2 영역의 기판 상에 게이트 절연막을 갖춘 게이트 전극을 형성하는 단계; 상기 제 1 영역과 제 2 영역의 기판내에 제 1 불순물 영역을 형성하는 단계; 상기 제 3 영역의 기판 내에 제 2 불순물 영역을 형성하는 단계; 상기 제 1 영역과 제 2 영역과 제 3 영역의 상기 기판 상의 게이트 전극 측벽에 측벽 절연막을 형성하는 단계; 상기 제 2 영역의 기판 내에 제 4 불순물 영역을 형성하는 단계; 상기 제 3 영역의 기판내에 제 5 불순물 영역을 형성하는 단계를 포함하여 제조된다.
Description
본 발명은 디램에서 사용되는 페리퍼럴((peripheral) 시스모(CMOS)에 관한 것으로, 특히 접합 누전류(junction leakage)를 감소시키고 숏 채널 효과(short channel effect)를 개선하는데 적당한 디램의 페리퍼럴(peripheral) 시모스(CMOS)의 제조 방법에 대한 것이다
일반적으로 대부분의 1M 이상의 디램을 구성하는 모스(MOS) 소자는 셀 영역과 페리퍼럴(peripheral) 영역으로 구분되어 제조도는데 셀 영역에는 주로 NMOS가 많이 사용되며 페리퍼럴(peripheral)에는 NMOS와 PMOS로 구성되는 시모스(CMOS)가 많이 사용된다. 이중에서도 소자가 고집적화될수록 특히 페리퍼럴(peripheral) NMOS 영역은 접합 누적(junction leakage)이 중요하고 이에 따른 숏체널 효과의 개선도 해결과제이다. 그러나 종래의 디램의 페리퍼럴(peripheral) 시모스는 이와 같은 현상을 개선하기에는 어려움이 따른다. 이에 따라 종래 디램의 페리퍼럴(peripheral) 시모스에서 나타날 수 있는 숏 채널 효과를 개선 시키 위한 방안이 여러모로 요구되고 있다.
이하 첨부 도면을 참조하여 종래 디램의 시모스 제조를 나타낸 구조 단면도를 설명하면 다음과 같다.
제1도에 도시한 바와 같이 종래 디램의 시모스 기판(1)상에 셀 형성을 위한 제 1 활성 영역과 페리퍼럴(peripheral) NMOS 형성을 위한 제 2 활성 영역과 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 활성 영역을 격리 시키는 필드 산화막(2)과, 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 활성 영역의 가판(1) 내에 제 2 도전형 우물(3)과, 상기 제 1 활성 영역과 제 2 활성 영역과 제 3 활성 영역의 기판(1) 상에 적층되어 형성된 게이트 산화막(4)과 게이트 전극(5)과 게이트 전극(5) 양 측면에 측벽 산화막(6)과, 제 1 활성 영역 기판(1)상의 게이트 전극(5)양측의 기판(1)내의 소정 깊이까지 형성된 저농도 인(phosphorus)(7)과, 제 2 활성 영역 기판(1)상의 게이트 전극(5)의 양측 기판(1)내의 소정 깊이까지 LDD로 형성된 저농도 인(phosphorus)(7)과, 제 2 활성 영역의 게이트 전극(5)과 측벽 산화막(6)을 마스크로 이용하여 형성된 고농도 아세닉(As)(9)과, 제 3 활성 영역 제 2 도전형 우물(3) 상의 게이트 전극(5)을 마스크로 이용하여 형성된 저농도 BF2(8)와, 제 3 활성 영역 제2도 전형 우물(3)상에 게이트 전극(5)과 측벽 산화막(6)을 마스크로 이용하여 형성된 고농도 BF2(10)로 구성된다.
종래 디램의 시모스(CMOS)는 다음과 같은 문제점이 있다
첫째, 소자가 고집적화되고 이에따라 게이트 길리(gate length)가 감소함에 따라 셀 영역의 NMOS과 페리퍼럴(peripheral) 영역의 NMOS의 소오스와 드레인영역을 인(phosphorus)을 사용하여 LDD(lightly doped drain)로 형성하므로 숏채널 효과를 충분히 개선하기가 어렵다.
둘째, 상기의 셀 NMOS 영역과 페리퍼럴(peripheral) NMOS 영역에 저농도 아세닉(As)을 사용할 경우 접합 누적(junction leakage)이 증가하고 이를 개선하기 위하여 인(phosphorus)을 더 주입하면 아세닉에 의한 숏채널 개선 효과가 감소하게 된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 숏채널 효과(short channel effect)를 개선하고 접합 누선(junction leakge)를 감소시키는 소오스/드레인 영역을 형성하여 디램의 리프레쉬(refresh) 특성을 향상시키는데 적당하도록 한 디램의 시모스(CMOS)을 제공하는데 그 목적이 있다.
제1도는 종래 디램의 시모스(CMOS)의 구조 단면도.
제2도는 본 발명 디램의 시모스(CMOS) 제조 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
19 : 기판 20 : 제 2 도전형 우물
21 : 필드 산화막 22 : 게이트 산화막
23 : 게이트 전극 24, 26, 30, 32 : 감광막
25 : 저농도 아세닉(As) 27 : 저농도 BF2
28 : 측벽 산화막 29 : 저농도 인(phosphorus)
31 : 고농도 아세닉(As) 33 : 고농도 BF2
본 발명 디램의 시모스(CMOS) 제조 방법은 기판 상에 셀 형성을 위한 제 1 영역과 페리퍼럴(peripheral) NMOS 형성을 위한 제 2 영역과 페리퍼럴(Peripheval) PMOS 형성을 위한 제 3 영역을 격리 시키는 복수개의 격리 절연막을 형성하는 단계; 상기 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 영역의 기판 내에 제 2 도전형 우물을 형성하는 단계; 상기 제 1 영역과 제 2 영역과 3영역의 기판 상에 게이트 절연막을 갖춘 게이트 전극을 형성하는 단계; 상기 제 1 영역과 제 2 영역의 기판내에 제 1 불순물 영역을 형성하는 단계; 상기 제 3 영역의 기판 내에 제 2 불순물 영역을 형성하는 단계; 상기 제 1 영역과 제 2 영역과 제 3 영역의 기판상의 게이트 전극 측벽에 측벽 절연막을 형성하는 단계; 상기 제 1 영역과 제 2 여역과 제 3 영역의 기판 내에 제 3 불순물 영역을 형성하는 단계; 상기 제 2 영역의 기판 내에 제 4 불순물 영역을 형성하는 단계; 상기 제 3 영역의 기판내에 제 5 불순물 영역을 형성하는 단계를 포함하여 제조 되는 것을 특징으로 한다.
이하 첨부 도면을 참고하여 본 발명의 디램의 시모스(CMOS) 제조 방법을 설명하면 다음과 같다.
제2a도 내지 2f도는 본 발명 디램의 시모스(CMOS) 제조 방법을 나타낸 공정 단면도이다.
제2a도에 도시한 바와 같이 제 1 도전형 N형 기판(19) 상의 소정 영역에 복수개의 필드 산화막(21)을 형성하여 활성 영역을 격리 시키고 상기의 필드 산화막(21)사이의 격리되어 형성된 활성 영역 중에 페리퍼럴(peripheral) PMOS 영역을 형성하기 위하여 기판(19)내에 제 2 도전형 우물을 형성하고, 전면에 40∼100Å 정도의 두께로 산화막을 증착한다. 이어서 산화막위에 N+ 또는 P+로 도핑된 폴리 실리콘층이나 폴리사이드층을 증착하고 선택적으로 패턴하여 셀 형성용 및 페리퍼럴(peripheral) 시모스(CMOS) 형성을 위한 활성 영역상에 게이트 산화막(22)과 게이트 전극(23)을 형성한다. 이때 활성 영역을 격리시키기 위한 필드 산화막(21)은 로코스(LOCOS) 공정이나 STI(shallow Trench Isolation) 공정을 이용하여 형성할 수 있다.
다음으로 제2b도에 도시한 바와 같이 전면에 감광막(24)을 도포한 후 노광 및 현상 공정으로 페리퍼럴(peripheral)의 PMOS 형성을 위한 영역상의 감광막만 남기고 셀 NMOS 영역과 페리퍼럴(peripheral) NMOS 영역의 감광막(24)을 제거한다. 이후에 감광막(24)을 마스크로하여 게이트 전극(23) 양측의 기판(19)내에 저종도 아세닉(As)을 10∼50KeV의 에너지로 1E13∼5E14㎝-2만큼 이온 주입해서 저농도의 제 1 도전형 소오스/드레인 영역을 형성한다. 그리고 감광막(24)을 제거한다.
그리고 제2c도에 도시한 바와 같이 전면에 감광막(26)을 도포하고 노광 및 현상 공정으로 페리퍼럴(Peripheral) PMOS 형성 영역의 감광막(26)을 제거한다. 그리고 남은 감곽막(26)을 마스크로 이용하여 게이트 전극(23) 양측의 제 2 도전형 우물(20)내에 저농도 BF2(27)를 20∼40KeV의 에너지로 1E13∼5E14㎝-2만큼 이온 주입해서 저농도의 제 2 도전형 소오스/드레인 영역을 형성한 후 감광막(26)을 제거한다.
다음으로 제2d도에 도시한 바와 같이 전면에 500∼2000Å 정도 두께의 산화막을 증착하고 이방성 식각하여 게이트 전극(23) 측벽에 측벽 산화막(28)을 형성한다. 여기에서 산화막 대신에 질화막을 증착하여 측벽 질화막을 형성할 수도 있다. 이어서 측벽 산화막(28)과 게이트 전극(23)을 마스크로 이용하여 전면에 저농도 인(phosphorus)을 30∼40KeV의 에너지로 1E15∼5E15㎝-2만큼 블랭켓(blanket) 이온 주입하여 저농도 제 2 도전형 소오스/드레인 영역을 형성한다.
그리고 제2e도에 도시한 바와 같이 전면에 감광막(30)을 도포하고 노광 및 현상 공정으로 페리퍼럴(Peripheral) NMOS 영역의 감광막(30)을 제거한다. 이후에 드러나 기판(19) 상의 게이트 전극(23)과 측벽 산화막(28)을 마스크로 이용하여 게이트 전극(23) 양측의 드러난 기판(19) 내에 고농도의 아세닉(As)을 10∼40KeV의 에너지로 1E15∼3E15㎝-2만큼 이온 주입하여 고농도 제 1 도전형 소오스/드레인 영역을 형성한다. 이후에 감광막(30)을 제거한다.
다음으로 제2f도에 도시한 바와 같이 전면에 감광막(32)을 도포하고 선택적인 노광 및 현상 공정으로 페리퍼럴(Peripheral) PMOS 영역의 감곽막만 제거한다. 이후에 드러난 제 2 도전형 우물(20)에 고농도 BF2를 20∼40KeV의 에너지로 1E15∼3E15㎝-2만큼 이온 주입하여 고농도 제 2 도전형 소오스/드레인 영역을 형성한다. 고농도 제 2 도전형 소오스/드레인 영역이 형성으로 인하여 저농도 제 1 도전형 소오스/드레인 영역은 고농도 제 2 도전형 소오스/드레인 영역으로 바뀐다. 이후에 감광막(32)을 제거한다. 여기에서 고농도 BF2대신에 고농도를 B를 10∼20KeV의 에너지로 1E15∼3E15㎝-2만큼 이온 주입하여 고농도 제 2 도전형 소오스/드레인 영역을 형성하고 이후에 감광막(32)을 제거한다.
본 발명의 디램의 시모스(CMOS) 제조 방법은 다음과 같은 다음과 같은 효과가 있다.
첫째, 셀 NMOS 형성 영역에 저농도 아세닉을 사용하여 LDD구조를 형성함으로써 인(phosphorus)를 이용한 LDD구조보다 숏 채널 효과(short channel effect)를 현저하게 개선 할 수 있다.
둘째, 셀 NMOS 영역과 페리퍼럴(Peripheral) NMOS 형성 영역에 저농도 인(phosphorus)을 더 증착함으로써 접합 누전(junction leakage)을 감소 시킬 수 있다.
셋째, 셀 NMOS 영역과 페리퍼럴(peripheral) NMOS 형성 영역에 저농도 인(phosphorus)을 더 증착하는 공정에서 저농도 아세닉(As)을 이온 주입할 때 같이 이온 주입해주지 않고 게이트 양측벽에 측벽 산화막(28)을 형성한 후에 주입해주므로서 숏채널 개선 효과를 유지할 수 있다.
Claims (10)
- 디램의 셀 형성과 페리퍼럴(peripheral) 시모스(CMOS) 형성에 있어서, (1) 기판 상에 셀 형성을 위한 제 1 영역과 페리퍼럴(peripheral) NMOS 형성을 위한 제 2 영여과 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 영역을 격리 시키는 복수개의 격리 절연막을 형성하는 단계; (2) 상기 페리퍼럴(peripheral) PMOS 형성을 위한 제 3 영역의 기판 내에 제 2 도전형 우물을 형성하는 단계; (3) 상기 제 1 영역과 제 2 영역과 제 3 영역의 기판 상에 게이트 절연막을 갖춘 게이트 전극을 형성하는 단계; (4) 상기 제 1 영역과 제 2 영역의 기판내에 제 1 불순물 영역을 형성하는 단계; (5) 상기 제 3 영역의 기판 내에 제 2 불순물 영역을 형성하는 단계; (6) 상기 제 1 영역과 제 2 영역과 제 3 영역의 상기 기판 상의 게이트 전극 측벽에 측벽 절연막을 형성하는 단계; (7) 상기 제 1 영역과 제 2 영역과 제 3 영역의 기판 내에 제 3 불순물 영역을 형성하는 단계; (8) 상기 제 2 영역의 기판 내에 제 4 불순물 영역을 형성하는 단계; (9) 상기 제 3 영역의 기판 내에 제 5 불순물 영역을 형성하는 단계를 포함하여 제조 되는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (1) 단계에서 상기 복수개의 격리 절연막은 로코스(LOCOS)공정이나 STI(shallow Trench Isolation) 공정으로 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (3) 단계에서 상기 게이트 산화막은 40∼100Å 정도의 두께로 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (3) 단계에서 상기 게이트 전극은 제 1 도전형이나 제 2 도전형으로 도핑된 폴리 실리콘이나 폴리사이드로 제조하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (4) 단계에서 상기 제 1 영역과 제 2 영역에 형성되는 상기 제 1 불순물 영역은 제 1 도전형 저농도 아세닉(As)을 10∼50KeV의 에너지로 1E13∼5E14㎝-2만큼 이온 주입하여 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (5) 단계에서 상기 제 3 영역에 형성되는 상기 제 2 불순물 영역은 제 2 도전형 저농도 BF2를 20∼40KeV의 에너지로 1E13∼5E14㎝-2만큼 이온 주입하여 형성되는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (6) 단계에서 상기 게이트 전극 측벽의 측벽 절연막은 산화막이나 질화막으로 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (7) 단계에서 상기 제 1 영역과 제 2 영역과 제 3 영역의 기판에 형성되는 제 3 영역의 기판에 형성되는 제 3 불순물 영역은 게이트 전극과 측벽 절연막을 마스크로 이용하여 제 1 도전형 저농도인(phosphorus)을 20∼40KeV의 에너지로 1E1∼5E14㎝-2만큼 이온 주입하여 형성되는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (8) 단계에서 상기 제 2 영역의 기판에 형성되는 제 4 불순물 영역은 제 1 도전형 고농도 아세닉(As)을 10∼40KeV의 에너지로 1E15∼5E15㎝-2만큼 이온 주입하여 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.
- 제1항에 있어서, 제 (9) 단계에서 상기 제 3 영역의 기판에 형성되는 제 5 불순물 영역은 제 2 도전형 고농도 BF2를 20∼40KeV의 에너지로 1E15∼3E15㎝-2만큼 이온 주입하거나 제 2 도전형 고농도 B를 10∼20KeV의 에너지로 1E15∼3E15㎝-2만큼 이온 주입하여 형성하는 것을 특징으로 하는 디램의 시모스(CMOS) 제조 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임
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| KR1019960031650A KR100198648B1 (ko) | 1996-07-31 | 1996-07-31 | 디램의 시모스 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100198648B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408729B1 (ko) * | 1999-12-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
-
1996
- 1996-07-31 KR KR1019960031650A patent/KR100198648B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408729B1 (ko) * | 1999-12-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100198648B1 (ko) | 1999-06-15 |
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