JPH07321303A - Ｍｏｓ型半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高速で動作することが可能であり、動作時の
消費電力が低いＭＯＳ型半導体装置及びその製造方法を
提供する。 【構成】 先ず、ｐ型半導体基板１の素子分離用絶縁膜
２，３に囲まれた素子形成領域上の全面にゲート絶縁膜
４を形成する。その後、ゲート絶縁膜４上の全面にゲー
ト電極５を形成し、ゲート絶縁膜４及びゲート電極５を
パターニングする。そして、ｐ型半導体基板１の表面に
おけるゲート絶縁膜４の両側の部分に、ｎ型のソース領
域６及びドレイン領域７を形成すると共に、ソース領域
６及びドレイン領域７とｐ型半導体基板１とのｐｎ接合
部にｎ型不純物を基板１の不純物濃度より低い濃度でイ
オン注入してｎ型不純物イオン注入層８，９を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はソース領域及びドレイン
領域が形成されたＭＯＳ型半導体装置に関し、ｐｎ接合
容量を低減させて高速化及び動作時低消費電力化を図っ
たＭＯＳ型半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】図８は従来のｎチャネルＭＯＳ型半導体
装置を示す断面図である。このＭＯＳ半導体装置におい
ては、ｐ型の半導体基板２１の表面には、素子分離用絶
縁膜２２，２３が形成されており、この素子分離用絶縁
膜２２，２３に囲まれた基板表面の素子形成領域には、
ゲート絶縁膜２４及びゲート電極２５がパターン形成さ
れている。

【０００３】また、ｐ型半導体基板２１の表面における
ゲート電極２５の両側の部分には、ｎ型のソース領域２
６及びドレイン領域２７が形成されており、このｐ型基
板２１とｎ型ソース領域２６及びドレイン領域２７とは
ｐｎ接合している。

【０００４】図９は横軸に基板表面からの深さをとり、
縦軸に不純物濃度をとって、図８のＢ−Ｂ線における不
純物濃度分布を示すグラフ図である。実線ａはｐ型の不
純物濃度、実線ｂはｎ型の不純物濃度を示す。このＭＯ
Ｓ型半導体装置のドレイン領域２７のｐｎ接合部におい
て、ｐ型半導体基板２１中の不純物濃度はｐ型半導体基
板２１のバルクにおけるその不純物濃度と同じであり、
ｐｎ接合部の静電容量（接合容量）は比較的大きいもの
となっている。このように、ｐｎ接合部の接合容量が大
きいと、ＭＯＳ型半導体装置は高速で動作することでき
ず、消費電力が増大すると共に、ｐｎ接合部の接合耐圧
が低下してしまう。

【０００５】特に、近年、素子の高集積化の要求に伴
い、ＭＯＳ型半導体装置においては、素子が微細化さ
れ、ソース領域とドレイン領域との間隔がより一層短く
なっている。このようにソース−ドレイン間の間隔が短
くなると、ソース領域及びドレイン領域と基板とのｐｎ
接合部の空乏層同士が相互に近づくことになり、パンチ
スルー等の不都合が生じる。パンチスルーとは、ソース
領域側の空乏層とドレイン領域側の空乏層とが接するこ
とにより基板内部を電流が貫通することで、リーク電流
の増大をもたらす。このようなＭＯＳ型半導体装置の微
細化に伴う問題点は総称して短チャネル効果と呼ばれ
る。

【０００６】従来、この短チャネル効果を抑制するため
に、半導体基板の不純物濃度を高めることにより、空乏
層の広がりを抑える方法がとられている。しかし、この
方法においては、ソース領域及びドレイン領域と基板と
のｐｎ接合部の接合容量が増大するため、接合耐圧が低
下すると共に、前述の如くＭＯＳ型半導体装置の高速動
作が阻害され、更に消費電力が増大するという難点があ
る。

【０００７】このような難点を解決するために、半導体
基板自体の不純物濃度を低くし、ゲート電極の形成工程
の前に半導体基板上に、ゲート電極形成予定領域が開口
したマスクを形成し、このマスクを使用して半導体基板
に半導体基板と同一導電型の不純物を導入することによ
り、不純物濃度が高いチャネル領域を形成しておく方法
がある。この場合には、ソース領域及びドレイン領域と
基板とのｐｎ接合部の半導体基板側の部分の不純物濃度
が低くなる。従って、ｐｎ接合部の接合容量が低くな
り、ＭＯＳ半導体装置の高速動作が可能になると共に、
消費電力が低減し、更に接合耐圧も向上する。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
方法においては、チャネルとなるゲート電極の下の領域
にのみ選択的に不純物を導入するために、半導体装置の
製造工程において、ゲート電極形成予定領域が開口した
マスクをパターン形成した後、このマスクを利用して不
純物を半導体基板表面に選択的に導入する必要がある。
従って、前記マスクを形成する工程及び前記マスクを除
去するための工程等の煩雑な工程が増加し、その結果製
品コストが高くなるという問題点がある。

【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、マスクの形成及び除去等の煩雑な工程の追
加及びそれに伴う製品コストの上昇を回避できると共
に、高速で動作することが可能であり、動作時の消費電
力が低いＭＯＳ型半導体装置及びその製造方法を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るＭＯＳ型半
導体装置は、第１導電型の半導体基板と、この半導体基
板上に絶縁膜を介して形成されたゲート電極と、前記半
導体基板の表面に形成された第２導電型のソース領域及
びドレイン領域とを有し、前記ソース領域及び前記ドレ
イン領と前記半導体基板とのｐｎ接合部において前記半
導体基板側の電気的に活性な不純物の濃度が前記半導体
基板のバルクにおけるその不純物濃度に比して低いこと
を特徴とする。

【００１１】また、本発明に係るＭＯＳ型半導体装置の
製造方法は、第１導電型の半導体基板の上にゲート絶縁
膜を形成する工程と、このゲート絶縁膜上にゲート電極
を形成する工程と、前記半導体基板の表面に第２導電型
のソース領域及びドレイン領域を形成する工程と、前記
ソース領域及び前記ドレイン領域と前記半導体基板との
ｐｎ接合部に前記半導体基板の不純物濃度よりも低い濃
度で第２導電型の不純物をイオン注入する工程とを有す
ることを特徴とする。

【００１２】

【作用】本発明に係るＭＯＳ型半導体装置においては、
第１導電型の半導体基板と第２導電型のソース領域及び
ドレイン領域とのｐｎ接合部における前記半導体基板側
の電気的に活性な不純物の濃度が半導体基板のバルクに
おけるその不純物濃度に比して低くなっている。電気的
に活性な不純物濃度とは、第１導電型不純物と第２導電
型不純物との濃度の差をいう。例えば、ｐ型の半導体基
板に対し、それよりも低い濃度のｎ型の不純物を導入し
た場合、半導体基板の電気的に活性な不純物濃度は低下
する。

【００１３】ソース領域及びドレイン領域のｐｎ接合部
の半導体基板側の電気的に活性な不純物濃度を低くする
ことにより空乏層が広がり、その結果、ソース領域及び
ドレイン領域のｐｎ接合部の接合容量が低くなる。これ
により、ＭＯＳ型半導体装置の接合耐圧が高くなると共
に、高速動作が可能になり、動作時の消費電力も低下す
る。

【００１４】一方、本発明に係るＭＯＳ型半導体装置の
製造方法においては、第１導電型の半導体基板上にゲー
ト絶縁膜を介してゲート電極をパターン形成した後、第
２導電型不純物をゲート電極の両側の半導体基板表面に
導入してソース領域及びドレイン領域を形成する。この
場合に、ゲート電極及びゲート絶縁膜がマスクとなり、
ゲート電極の下方には第２導電型不純物は注入されず、
この部分の第１導電型の不純物濃度は変化しない。

【００１５】次に、ソース領域及びドレイン領域と第１
導電型半導体基板とのｐｎ接合部に第２導電型の不純物
をイオン注入する。この第２導電型不純物の濃度は半導
体基板のバルクにおける第１導電型の不純物の濃度より
も低くすることが必要である。この場合も、ゲート電極
がマスクとなり、ソース領域及びドレイン領域と基板と
のｐｎ接合部に自己整合的に不純物をイオン注入するこ
とができるので、新たにマスクを形成する必要がなく、
工程数の増加を抑制できる。

【００１６】このようにして、ソース領域及びドレイン
領域と半導体基板とのｐｎ接合部に半導体基板に対し逆
導電型の不純物を導入するので、半導体基板側の電気的
に活性な不純物濃度を低くすることができる。この結
果、ｐｎ接合部の空乏層が広がることにより、ｐｎ接合
部の接合容量が低くなると共に、接合耐圧が高くなる。
従って、本発明方法により製造された半導体装置は高速
で動作することが可能であると共に、消費電力が低い。

【００１７】

【実施例】以下、本発明の実施例について、添付の図面
を参照して具体的に説明する。図１は本発明の第１の実
施例に係るｎチャネルＭＯＳ型半導体装置を示す断面図
である。ｐ型半導体基板１の表面には素子分離用絶縁膜
２，３が選択的に形成されており、この素子分離用絶縁
膜２，３に囲まれた基板表面の領域が素子形成領域とな
っている。この素子形成領域の表面上の所定領域にはゲ
ート絶縁膜４が形成されており、このゲート絶縁膜４上
にはゲート電極５がパターン形成されている。

【００１８】また、ｐ型半導体基板１の表面におけるゲ
ート電極５の両側の部分にはｎ型のソース領域６及びド
レイン領域７が形成されている。

【００１９】更に、ソース領域６及びドレイン領域７と
基板１とのｐｎ接合部には夫々ｎ型不純物をイオン注入
したｎ型不純物イオン注入層８，９が設けられている。

【００２０】図２は横軸に基板表面からの深さをとり、
縦軸に不純物濃度をとって、図１のＡ−Ａ線における不
純物濃度分布を示すグラフ図である。実線ａ及び破線ｂ
はｐ型半導体基板１の最初の（基板１形成時の）ｐ型不
純物濃度を示す。実線ｃはドレイン領域７のｎ型不純物
濃度を示す。破線ｄはｐｎ接合部に導入されたｎ型不純
物の濃度を示す。実線ｅは、電気的に活性な不純物の濃
度を示す。この図２に示すように、本実施例において
は、ｐｎ接合部に導入されたｎ型の不純物により、実線
ｅで示すように、ｐｎ接合部のｐ型半導体基板側の不純
物の濃度が実質的に低下する。即ち、電気的に活性な不
純物の濃度が低下する。

【００２１】本実施例においては、ｐｎ接合部のｐ型半
導体基板１側の電気的に活性な不純物の濃度がｐ型半導
体基板１のバルクにおけるその不純物濃度よりも低くな
っているので、ｐｎ接合部においてｐ型半導体基板１側
の空乏層が広がり、ｐｎ接合部の接合容量が低くなる。
従って、本実施例に係るＭＯＳ型半導体装置は、接合耐
圧が高く、高速で動作することが可能であり、動作時の
消費電力が低い。

【００２２】次に、本実施例に係るＭＯＳ型半導体装置
の製造方法について説明する。図３（ａ）乃至図３
（ｃ）は本実施例に係るＭＯＳ型半導体装置の製造方法
を工程順に示す断面図である。先ず、図３（ａ）に示す
ように、ｐ型半導体基板１上に素子分離用絶縁膜２，３
を選択的に形成すると共に、この素子分離用絶縁膜２，
３に囲まれた素子形成領域の基板１上の全面にゲート絶
縁膜４を形成する。その後、ゲート絶縁膜４上の全面に
ゲート電極５を形成し、ゲート絶縁膜４及びゲート電極
５をパターニングする。

【００２３】次に、図３（ｂ）に示すように、ｐ型半導
体基板１の上方からｎ型不純物としてヒ素を導入する。
この不純物の導入は、イオン注入法又は不純物を含む拡
散源からの熱拡散により行う。このような方法により、
ｐ型半導体基板１の表面のゲート絶縁膜４と素子分離用
絶縁膜２，３との間にｎ型のソース領域６及びドレイン
領域７を夫々形成する。

【００２４】なお、本実施例では、質量及び拡散係数の
観点により、ソース領域６及びドレイン領域７を形成す
るためにｎ型の不純物としてヒ素を導入したが、ｎ型不
純物はこれに限らず、リン及びアンチモン等のｎ型の不
純物を使用することができる。

【００２５】次いで、図３（ｃ）に示すように、ｐ型半
導体基板１の上方から、例えば、ｎ型の不純物であるリ
ンをイオン注入し、ソース領域６及びドレイン領域７と
ｐ型半導体基板１とのｐｎ接合部にｎ型不純物イオン注
入層８，９を形成する。この場合に、ｎ型不純物イオン
注入層８，９のリン濃度はｐ型半導体基板１のｐ型の不
純物濃度よりも低くする。これにより、ｐｎ接合部の半
導体基板側の電気的に活性な不純物濃度が低くなる。一
方、ソース領域６及びドレイン領域７の不純物濃度はｎ
型不純物イオン注入層８，９に比して著しく高いため、
イオン注入層８，９の形成による前記ｐｎ接合部のソー
ス領域６及びドレイン領域７側の不純物濃度の変化は無
視することができる。このようにして、本実施例に係る
ＭＯＳ型半導体装置が完成する。

【００２６】なお、ソース領域６及びドレイン領域７を
形成する前に基板１にリンをイオン注入して、ｎ型不純
物イオン注入層８，９を形成し、その後、ソース領域６
及びドレイン領域７を形成してもよい。

【００２７】また、イオン注入によりソース領域６及び
ドレイン領域７並びにｎ型不純物層８，９を形成する場
合には、それ以前の工程で形成した絶縁膜の一部又は全
部がｐ型半導体基板１上に残留していてもよい。

【００２８】更に、本実施例では、質量及び拡散係数の
観点により、ｎ型不純物イオン注入層８，９を形成する
ために不純物としてリンを導入したが、イオン注入する
ｎ型不純物はこれに限らず、ヒ素及びアンチモン等を使
用することができる。

【００２９】上述したＭＯＳ型半導体装置の製造方法に
おいては、ソース領域６及びドレイン領域７とｐ型半導
体基板１とのｐｎ接合部に選択的にリンをイオン注入す
る際に、ゲート絶縁膜４及びゲート電極５並びに素子分
離用絶縁膜２，３がマスクとなり、リンは自己整合的に
ソース領域６及びドレイン領域７とｐ型半導体基板１と
のｐｎ接合部に導入されて、ｎ型不純物イオン注入層
８，９が形成される。従って、ｎ型不純物イオン注入層
８，９を形成するためのマスクを新たに形成する必要が
なく、製造工程の増加を回避できる。

【００３０】図４は本発明の第２の実施例に係るＭＯＳ
型半導体装置を示す断面図である。本実施例は本発明を
ＬＤＤ（Lightly Doped Drain）構造のＭＯＳ型半導体
装置に適用したものである。このｎチャネルＭＯＳ型半
導体装置において、ｐ型半導体基板１の表面には素子分
離用絶縁膜２，３が選択的に形成されており、この素子
分離用絶縁膜２，３に囲まれた素子形成領域にはゲート
絶縁膜４及びゲート電極５がパターン形成されている。

【００３１】また、ｐ型半導体基板１上のゲート電極５
の両側の部分にはゲート側壁絶縁膜１２，１３が形成さ
れており、ｐ型半導体基板１の表面におけるゲート電極
５の両側の部分にはｎ型のソース領域６及びドレイン領
域７が形成されている。

【００３２】更に、ソース領域６及びドレイン領域７の
下部のｐｎ接合部には、夫々ｎ型不純物イオン注入層
８，９が形成されている。

【００３３】更にまた、ソース領域６及びドレイン領域
７の相互に対向する側の端部には夫々ｎ^- 型半導体層１
０，１１が形成されている。

【００３４】本実施例のＭＯＳ型半導体装置において
は、ｎ型不純物イオン注入層８，９が設けられているた
めに、ソース領域６及びドレイン領域７とｐ型半導体基
板１とのｐｎ接合部のｐ型半導体基板１側において、ｐ
型半導体基板１の電気的に活性な不純物の濃度が低くな
る。本実施例においても、第１の実施例と同様の効果を
奏する。また、本実施例においては、ソース領域６及び
ドレイン領域７の端部にｎ^- 型半導体層１０，１１が設
けられているため、短チャネル効果の一つのホットエレ
クトロン効果を低減させることができ、ドレイン領域の
端部に形成される空乏層の電界を低くしてアバランシェ
現象を生じにくくすることができるという利点もある。

【００３５】図５は本発明の第３の実施例に係るＭＯＳ
型半導体装置を示す断面図である。本実施例が第２の実
施例と異なる点はｎ^- 型半導体層１０，１１の下方にｐ
^- 型半導体層１４，１５が設けられている点にあり、そ
の他の構成は基本的には第２の実施例と同一であるの
で、図５において図４と同一物には同一符号を付して、
その詳しい説明は省略する。

【００３６】本実施例においては、ｎ^- 型半導体層１
０，１１の下に、夫々ｐ^- 型半導体層１４，１５が形成
されている。このｐ^- 型半導体層１４，１５には、ｐ型
半導体基板１に比して高濃度にｐ型の不純物が導入され
ている。

【００３７】このように構成されたＭＯＳ型半導体装置
においては、第２の実施例と同様の効果を奏するのに加
えて、ｐ^- 型半導体層１４，１５が形成されているため
に、ソース領域及びドレイン領域における空乏層がゲー
ト電極の下方のチャネル領域に広がることを防止でき、
これにより、短チャネル効果を抑制できるという効果を
奏する。

【００３８】図６は本発明の第４の実施例に係るＭＯＳ
型半導体装置を示す断面図である。このＭＯＳ型半導体
装置は、図５に示すＭＯＳ型半導体装置に比してｎ型不
純物イオン注入層８，９が小さく形成されている。即
ち、第３の実施例においてはｎ^- 型半導体層１０，１
１、ｎ型不純物イオン注入層８，９及びｐ^- 型半導体層
１４，１５を形成した後に側壁絶縁膜１２，１３を形成
しているのに対し、本実施例に係るＭＯＳ型半導体装置
は、ゲート側壁絶縁膜１２，１３を形成した後、ｎ型不
純物をイオン注入することによりｎ型不純物イオン注入
層８，９を形成したものである。

【００３９】本実施例においては、ゲート側壁絶縁膜１
２，１３もｎ型不純物イオン注入層８，９形成時のマス
クとして利用されているので、ｎ型不純物層８，９がゲ
ート電極５の下方に広がることがない。従って、第３の
実施例と同様の効果を奏するのに加え、短チャネル効果
をより一層抑制できるという効果がある。

【００４０】次に、本実施例において、ｎ型不純物層
８，９の影響について調べるためコンピュータを使用し
て半導体の基本方程式を数値解析的に解く半導体シミュ
レーション（壇良編著，プロセス・デバイス・シミュレ
ーション技術，産業図書，１９８８）を実施した。

【００４１】この場合に、ＭＯＳ型半導体装置の各領域
形成時の不純物注入条件を以下に示す。

【００４２】ＭＯＳ型半導体装置形成条件 ｐ型半導体基板１；ｐ型不純物量；１×１０¹⁵ｃｍ^-3 ウェル注入；ボロン，ドーズ量；１×１０¹³ｃｍ^-2，加
速エネルギ；３５ｋｅＶ ソース領域６及びドレイン領域７；リン，ドーズ量；５
×１０¹³ｃｍ^-2，加速エネルギ；３０ｋｅＶ ｎ型不純物層８，９；リン，ドーズ量；１×１０¹³ｃｍ
^-2，加速エネルギ；１８０ｋｅＶ ｎ^- 型半導体層１０，１１；リン，ドーズ量；４×１０
¹³ｃｍ^-2，加速エネルギ；２５ｋｅＶ ｐ^- 型半導体層１４，１５；ボロン，ドーズ量；１×１
０¹³ｃｍ^-2，加速エネルギ；３０ｋｅＶ

【００４３】図７は横軸にｐｎ接合部に印加する逆方向
電圧をとり、縦軸にｐｎ接合部の接合容量をとって、シ
ミュレーション結果を示すグラフ図である。実線１７は
ｎ型不純物イオン注入層８，９が形成されている本実施
例における接合容量、実線１６はｎ型不純物イオン注入
層８，９がない従来例における接合容量を示している。
この図７から明らかなように、本実施例における接合容
量は従来例に比して、約１／２である。従って、このＭ
ＯＳ型半導体装置は高速で動作することが可能であり、
動作時の消費電力が低いことが明らかである。

【００４４】なお、第１乃至第４の実施例はｎチャネル
ＭＯＳ型半導体装置であるが、これにより本発明がｎチ
ャネルＭＯＳ型半導体装置に限定されるものでないこと
は勿論であり、本発明は第１乃至第４の実施例において
導電型を反転させることにより、ｐチャネルＭＯＳ型半
導体装置にも適用でき、この場合も同様の効果を奏する
ことができる。

【００４５】

【発明の効果】以上説明したように、本発明に係るＭＯ
Ｓ型半導体装置によれば、第１導電型の半導体基板と第
２導電型のソース領域及びドレイン領域とのｐｎ接合部
において前記半導体基板側の電気的に活性な不純物の濃
度が前記半導体基板のバルクにおけるその不純物濃度に
比して低くなっているため、ｐｎ接合部の接合容量が低
く、接合耐圧が高い。従って、本発明に係るＭＯＳ型半
導体装置は、高速動作が可能であり、動作時の消費電力
が低いという効果を奏する。

【００４６】また、本発明に係るＭＯＳ型半導体装置の
製造方法によれば、ゲート電極を形成した後に、ソース
領域及びドレイン領域と半導体基板とのｐｎ接合部に半
導体基板の不純物濃度よりも低い濃度で基板と逆導電型
の不純物をイオン注入するから、マスクをパターン形成
する工程を加えることなく、上述の構造のＭＯＳ型半導
体装置を容易に製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＭＯＳ型半導体装
置を示す断面図である。

【図２】図１のＡ−Ａ線における不純物濃度分布を示す
グラフ図である。

【図３】本発明の第１の実施例に係るＭＯＳ型半導体装
置の製造方法を示す断面図である。

【図４】本発明の第２の実施例に係るＭＯＳ型半導体装
置を示す断面図である。

【図５】本発明の第３の実施例に係るＭＯＳ型半導体装
置を示す断面図である。

【図６】本発明の第４の実施例に係るＭＯＳ型半導体装
置を示す断面図である。

【図７】本発明の第４の実施例及び比較例におけるｐｎ
接合部の接合容量のシミュレーション結果を示すグラフ
図である。

【図８】従来のＭＯＳ型半導体装置を示す断面図であ
る。

【図９】図８のＢ−Ｂ線における不純物濃度分布を示す
グラフ図である。

【符号の説明】

１，２１；ｐ型半導体基板 ２，３，２２，２３；素子分離用絶縁膜 ４，２４；ゲート絶縁膜 ５，２５；ゲート電極 ６，２６；ソース領域 ７，２７；ドレイン領域 ８，９；ｎ型不純物イオン注入層 １０，１１；ｎ^- 型半導体層 １２，１３；ゲート側壁絶縁膜 １４，１５；ｐ^- 型半導体層

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、この半導体
   基板上に絶縁膜を介して形成されたゲート電極と、前記
   半導体基板の表面に形成された第２導電型のソース領域
   及びドレイン領域とを有し、前記ソース領域及び前記ド
   レイン領域と前記半導体基板とのｐｎ接合部において前
   記半導体基板側の電気的に活性な不純物の濃度が前記半
   導体基板のバルクにおけるその不純物濃度に比して低い
   ことを特徴とするＭＯＳ型半導体装置。
2. 【請求項２】 第１導電型の半導体基板の上にゲート絶
   縁膜を形成する工程と、このゲート絶縁膜上にゲート電
   極を形成する工程と、前記半導体基板の表面に第２導電
   型のソース領域及びドレイン領域を形成する工程と、前
   記ソース領域及び前記ドレイン領域と前記半導体基板と
   のｐｎ接合部に前記半導体基板の不純物濃度よりも低い
   濃度で第２導電型の不純物をイオン注入する工程とを有
   することを特徴とするＭＯＳ型半導体装置の製造方法。