JPH02219237A - Mis型半導体装置 - Google Patents
Mis型半導体装置Info
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- JPH02219237A JPH02219237A JP4138889A JP4138889A JPH02219237A JP H02219237 A JPH02219237 A JP H02219237A JP 4138889 A JP4138889 A JP 4138889A JP 4138889 A JP4138889 A JP 4138889A JP H02219237 A JPH02219237 A JP H02219237A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明はMIS型半導体装置に関し、とくにL D
D (Lightly Doped Drain)構造
を有するMIS型半導体装置に関する。
D (Lightly Doped Drain)構造
を有するMIS型半導体装置に関する。
(ロ)従来の技術
従来、LSIやDRAMなどにおいて高集積化が進むに
つれ、それらにて使用されるMIS型半導体装置の耐圧
低下やホットキャリアによる信頼性の低下が生じてきた
が、これらの問題点を解決するために、第3図に示すよ
うに、ドレイン領域を低濃度および高濃度の拡散領域の
2重構造としたLDD構造のMIS型半導体装置が開発
され実用化されている。
つれ、それらにて使用されるMIS型半導体装置の耐圧
低下やホットキャリアによる信頼性の低下が生じてきた
が、これらの問題点を解決するために、第3図に示すよ
うに、ドレイン領域を低濃度および高濃度の拡散領域の
2重構造としたLDD構造のMIS型半導体装置が開発
され実用化されている。
同図において、13はゲート電極で、たとえばp型シリ
コン基板llの表面に絶縁膜12を介して配設されてい
る。そしてゲート電極13をマスクにしてイオン注入に
よって低濃度n型拡散領域14が形成されている。この
低濃度n型拡散領域14に接合される高濃度n拡散領域
16は、ゲート電極13にサイドウオール15が形成さ
れたのち、サイドウオール15の付設されたゲート電極
13をマスクにしてイオン注入によって形成される。そ
して低濃度および高濃度n型拡散領域14゜17の2つ
の領域によって、ソース領域17とドレイン領域18と
が構成されている。この例にあっては、低濃度n型拡散
領域14の深さ方向拡散長が高濃度n型拡散領域16の
深さ方向拡散長を越えないように構成されている。
コン基板llの表面に絶縁膜12を介して配設されてい
る。そしてゲート電極13をマスクにしてイオン注入に
よって低濃度n型拡散領域14が形成されている。この
低濃度n型拡散領域14に接合される高濃度n拡散領域
16は、ゲート電極13にサイドウオール15が形成さ
れたのち、サイドウオール15の付設されたゲート電極
13をマスクにしてイオン注入によって形成される。そ
して低濃度および高濃度n型拡散領域14゜17の2つ
の領域によって、ソース領域17とドレイン領域18と
が構成されている。この例にあっては、低濃度n型拡散
領域14の深さ方向拡散長が高濃度n型拡散領域16の
深さ方向拡散長を越えないように構成されている。
(ハ)発明が解決しようとする課題
しかしながら上記LDD構造の低濃度n型拡散領域は、
ドレイン電界を緩和することでホットキャリアの発生を
抑制できるが、一方で、低濃度n型拡散領域による寄生
抵抗の増大により、電流駆動能力が低下するという問題
があった。また、DRAMなどで使用されるMIS型半
導体装置では、その微細化が進み、半導体基板濃度の上
昇につれ、ソース、ドレイン接合の耐圧劣化が生じると
いう問題があった。
ドレイン電界を緩和することでホットキャリアの発生を
抑制できるが、一方で、低濃度n型拡散領域による寄生
抵抗の増大により、電流駆動能力が低下するという問題
があった。また、DRAMなどで使用されるMIS型半
導体装置では、その微細化が進み、半導体基板濃度の上
昇につれ、ソース、ドレイン接合の耐圧劣化が生じると
いう問題があった。
この発明は上記の事情に鑑みてなされたもので、ホット
キャリアの発生を抑制しつつ寄生抵抗の増大による電流
駆動力の低下を防止し、かつソース、ドレイン接合の耐
圧劣化を防止することができるMIS型半導体装置を提
供しようとするものである。
キャリアの発生を抑制しつつ寄生抵抗の増大による電流
駆動力の低下を防止し、かつソース、ドレイン接合の耐
圧劣化を防止することができるMIS型半導体装置を提
供しようとするものである。
(ニ)課題を解決するための手段
この発明によれば、第1導電型半導体基板上に絶縁膜を
介して配設されるゲート電極と、このゲート電極をマス
クにしてイオン注入によって形成されるソース領域およ
びドレイン領域とを備えるMIS型半導体装置において
、ソース領域およびドレイン領域がそれぞれ、ゲート電
極をマスクにしてイオン注入によって形成される第1不
純物拡散層と、ゲート電極とその壁面に形成されたサイ
ドウオールとをマスクにしてイオン注入によって第1不
純物拡散層内に形成される第1不純物拡散層の不純物濃
度より高濃度の第2不純物拡散層と、ゲート電極とサイ
ドウオールとをマスクにしてイオン注入によって第2不
純物拡散層内に形成される第2不純物拡散層の不純物濃
度より高濃度の第一 3不純物拡散層とで構成されることを特徴とするMIS
型半導体装置が提供される。
介して配設されるゲート電極と、このゲート電極をマス
クにしてイオン注入によって形成されるソース領域およ
びドレイン領域とを備えるMIS型半導体装置において
、ソース領域およびドレイン領域がそれぞれ、ゲート電
極をマスクにしてイオン注入によって形成される第1不
純物拡散層と、ゲート電極とその壁面に形成されたサイ
ドウオールとをマスクにしてイオン注入によって第1不
純物拡散層内に形成される第1不純物拡散層の不純物濃
度より高濃度の第2不純物拡散層と、ゲート電極とサイ
ドウオールとをマスクにしてイオン注入によって第2不
純物拡散層内に形成される第2不純物拡散層の不純物濃
度より高濃度の第一 3不純物拡散層とで構成されることを特徴とするMIS
型半導体装置が提供される。
(ホ)作用
第1、第2および第3不純物拡散層は、この順に不純物
濃度が高くしであるので、深さ方向および横方向の接合
の電界を緩和させる。これによって接合耐圧が向上され
、ホットキャリアの発生が抑制される。
濃度が高くしであるので、深さ方向および横方向の接合
の電界を緩和させる。これによって接合耐圧が向上され
、ホットキャリアの発生が抑制される。
また、第2不純物拡散層は、ソース領域およびドレイン
領域の寄生抵抗を減少させるので、駆動能力を向上させ
る。
領域の寄生抵抗を減少させるので、駆動能力を向上させ
る。
(へ)実施例
以下、この発明の実施例を図面にて詳述するが、この発
明は以下の実施例に限定されるものではない。
明は以下の実施例に限定されるものではない。
第1図において、1は第1導電型半導体基板(以下基板
と記す)で、たとえばp型シリコンにて構成される。こ
の基板lの表面に、絶縁膜であるゲート酸化膜2を介し
てゲート電極3が配設される。
と記す)で、たとえばp型シリコンにて構成される。こ
の基板lの表面に、絶縁膜であるゲート酸化膜2を介し
てゲート電極3が配設される。
4はゲート電極3の側面に形成されるサイドウオ−ルで
ある。
ある。
5はソース領域であり、また6はドレイン領域であり、
ゲート電極3真下のチャネル領域7を挟んで形成される
。ソース領域5およびドレイン領域6はそれぞれ、第1
不純物拡散層8と、第1不純物拡散層8内に形成される
第1不純物拡散層8の不純物濃度より高濃度の第2不純
物拡散層9と、第2不純物拡散層9内に形成される第2
不純物拡散層9の、不純物濃度より高濃度の第3不純物
拡散層10とで構成される。それぞれの不純物拡散層8
.9.10は基板lとは異なる導電型の不純物をイオン
注入して形成される。
ゲート電極3真下のチャネル領域7を挟んで形成される
。ソース領域5およびドレイン領域6はそれぞれ、第1
不純物拡散層8と、第1不純物拡散層8内に形成される
第1不純物拡散層8の不純物濃度より高濃度の第2不純
物拡散層9と、第2不純物拡散層9内に形成される第2
不純物拡散層9の、不純物濃度より高濃度の第3不純物
拡散層10とで構成される。それぞれの不純物拡散層8
.9.10は基板lとは異なる導電型の不純物をイオン
注入して形成される。
第2不純物拡散層9は、第1不純物拡散層8の深さ方向
の拡散長および横方向の拡散長を越えることなく形成さ
れる。同様にして第3不純物拡散層10は、第2不純物
拡散層9の深さ方向の拡散長および横方向の拡散長を越
えることなく形成される。
の拡散長および横方向の拡散長を越えることなく形成さ
れる。同様にして第3不純物拡散層10は、第2不純物
拡散層9の深さ方向の拡散長および横方向の拡散長を越
えることなく形成される。
なお、第1図においては、ソース電極、ドレイン電極、
さらにはそれらのための電極配線などは公知の構造であ
ってよいので、図示することを省略した。
さらにはそれらのための電極配線などは公知の構造であ
ってよいので、図示することを省略した。
次に第2図を交えてこの実施例の構造工程を説明する。
最初に、第2図の(a)に示すようにp型シリコンの基
板l上に、厚さ200人のゲート酸化膜2および厚さ3
500人のn型多結晶シリコン膜を堆積した後、ホトエ
ツチング技術によりゲート電極3を形成する。しかる後
、ゲート電極3をマスクとして、リンを加速電圧70K
eV、ドーズ量3x 10”cm−’の条件でイオン注
入し、950℃の温度にて30分の活性化をおこない、
自己整合的に第1不純物層8を形成する。
板l上に、厚さ200人のゲート酸化膜2および厚さ3
500人のn型多結晶シリコン膜を堆積した後、ホトエ
ツチング技術によりゲート電極3を形成する。しかる後
、ゲート電極3をマスクとして、リンを加速電圧70K
eV、ドーズ量3x 10”cm−’の条件でイオン注
入し、950℃の温度にて30分の活性化をおこない、
自己整合的に第1不純物層8を形成する。
なおこの実施例では、ゲート電極3の材料として、n型
多結晶シリコン膜を使用したが、ポリサイド膜、または
p型多結晶シリコン膜を用いてもよい。
多結晶シリコン膜を使用したが、ポリサイド膜、または
p型多結晶シリコン膜を用いてもよい。
次に全面に厚さ2500人の3102膜を堆積し、反応
性イオンエツチング法により全面エツチングをおこない
、第2図の(b)に示すように、ゲート電極一 3に隣接して5102からなるサイドウオール4を形成
する。
性イオンエツチング法により全面エツチングをおこない
、第2図の(b)に示すように、ゲート電極一 3に隣接して5102からなるサイドウオール4を形成
する。
次いで、ゲート電極3およびサイドウオール14をマス
クとして、第2図の(c)に示すように、リンを加速電
圧50KeV、ドーズ量2X 10”cm−2で、同時
にリンより拡散係数の小さいヒ素を加速電圧50KeV
、 ドーズ量sx 10110l5’の条件で2重イ
オン注入をおこない、900℃の温度にて40分の拡散
をおこなって2重拡散をして、第2不純物拡散層9及び
第3不純物拡散層7を形成する。
クとして、第2図の(c)に示すように、リンを加速電
圧50KeV、ドーズ量2X 10”cm−2で、同時
にリンより拡散係数の小さいヒ素を加速電圧50KeV
、 ドーズ量sx 10110l5’の条件で2重イ
オン注入をおこない、900℃の温度にて40分の拡散
をおこなって2重拡散をして、第2不純物拡散層9及び
第3不純物拡散層7を形成する。
上記工程を経て形成することにより、第1〜3不純物拡
散層8,9.10はそれぞれ、第1不純物拡散層8の不
純物濃度が第2不純物拡散層9の濃度より低濃度に、第
2不純物拡散層9の濃度が第3不純物拡散層lOの濃度
より低濃度に設定できる。さらに、第1不純物拡散層8
の横方向拡散長を第2不純物拡散層9の横方向拡散長が
越えず、第2不純物拡散層9の横方向拡散長を第3不純
物拡散層10の横方向拡散長が越えないように設定でき
る。加えて、第2不純物拡散層9の深さ方向拡散長を第
3不純物拡散層10の深さ方向拡散長が越えず、第1不
純物拡散層8の深さ方向拡散長を第2不純物拡散層9の
深さ方向拡散長が越えないように設定することができる
。
散層8,9.10はそれぞれ、第1不純物拡散層8の不
純物濃度が第2不純物拡散層9の濃度より低濃度に、第
2不純物拡散層9の濃度が第3不純物拡散層lOの濃度
より低濃度に設定できる。さらに、第1不純物拡散層8
の横方向拡散長を第2不純物拡散層9の横方向拡散長が
越えず、第2不純物拡散層9の横方向拡散長を第3不純
物拡散層10の横方向拡散長が越えないように設定でき
る。加えて、第2不純物拡散層9の深さ方向拡散長を第
3不純物拡散層10の深さ方向拡散長が越えず、第1不
純物拡散層8の深さ方向拡散長を第2不純物拡散層9の
深さ方向拡散長が越えないように設定することができる
。
なお、この実施例では、第2拡散領域と第3拡散領域と
を形成するために同時イオン注入、同時拡散を行ってい
るが、それぞれ別個にイオン注入および拡散を行っても
よい。
を形成するために同時イオン注入、同時拡散を行ってい
るが、それぞれ別個にイオン注入および拡散を行っても
よい。
また上記実施例では、nチャンネルMOSICに適用し
た例について説明したが、0MO8ICなどにも適用で
きることは言うまでもない。
た例について説明したが、0MO8ICなどにも適用で
きることは言うまでもない。
(ト)発明の効果
この発明によれば、高耐圧で、高駆動能力を備えたMI
S型半導体装置が得られる。
S型半導体装置が得られる。
すなわち、ソースおよびドレイン領域を、不純物濃度を
半導体基板表面からその内部方向に向かって順次減少さ
せた3つの不純物拡散層を積層させて構成することによ
り、それぞれの領域の深さ方向の接合の電界が緩和され
るため、接合耐圧が向上し、また、横方向の接合の電界
も緩和されるため、ホットキャリア発生が抑制され、信
頼性も向上する。
半導体基板表面からその内部方向に向かって順次減少さ
せた3つの不純物拡散層を積層させて構成することによ
り、それぞれの領域の深さ方向の接合の電界が緩和され
るため、接合耐圧が向上し、また、横方向の接合の電界
も緩和されるため、ホットキャリア発生が抑制され、信
頼性も向上する。
さらに、中濃度の第2不純物拡散層の導入により、ソー
スおよびドレイン領域の寄生抵抗が減少するため、駆動
能力が向上する。
スおよびドレイン領域の寄生抵抗が減少するため、駆動
能力が向上する。
第1図はこの発明の実施例の構成を示す縦断面図、第2
図は実施例を製造する工程を説明するための工程図、第
3図は従来例の構成を示す縦断面図である。 ■・・・・・・第1導電型半導体基板、2・・・・・・
ゲート酸化膜、 3・・・・・・ゲート電極、4・・・
・・サイドウオール、5・・・・・・ソース領域、6・
・・・・・ドレイン領域、 8・・・・・・第1不純物拡散層、 9・・・・・・第2不純物拡散層、 10・・・・・・第3不純物拡散層。 第 図 第 図 (b)
図は実施例を製造する工程を説明するための工程図、第
3図は従来例の構成を示す縦断面図である。 ■・・・・・・第1導電型半導体基板、2・・・・・・
ゲート酸化膜、 3・・・・・・ゲート電極、4・・・
・・サイドウオール、5・・・・・・ソース領域、6・
・・・・・ドレイン領域、 8・・・・・・第1不純物拡散層、 9・・・・・・第2不純物拡散層、 10・・・・・・第3不純物拡散層。 第 図 第 図 (b)
Claims (1)
- 【特許請求の範囲】 1、第1導電型半導体基板上に絶縁膜を介して配設され
るゲート電極と、このゲート電極をマスクにしてイオン
注入によって形成されるソース領域およびドレイン領域
とを備えるMIS型半導体装置において、 ソース領域およびドレイン領域がそれぞれ、ゲート電極
をマスクにしてイオン注入によって形成される第1不純
物拡散層と、ゲート電極とその壁面に形成されたサイド
ウォールとをマスクにしてイオン注入によって第1不純
物拡散層内に形成される第1不純物拡散層の不純物濃度
より高濃度の第2不純物拡散層と、ゲート電極とサイド
ウォールとをマスクにしてイオン注入によって第2不純
物拡散層内に形成される第2不純物拡散層の不純物濃度
より高濃度の第3不純物拡散層とで構成されることを特
徴とするMIS型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1041388A JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Mis型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1041388A JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Mis型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02219237A true JPH02219237A (ja) | 1990-08-31 |
JPH0744276B2 JPH0744276B2 (ja) | 1995-05-15 |
Family
ID=12606999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1041388A Expired - Lifetime JPH0744276B2 (ja) | 1989-02-20 | 1989-02-20 | Mis型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744276B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399441A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
-
1989
- 1989-02-20 JP JP1041388A patent/JPH0744276B2/ja not_active Expired - Lifetime
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399441A (ja) * | 1989-09-12 | 1991-04-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5382538A (en) * | 1990-10-16 | 1995-01-17 | Consorzio Per La Ricerca Sulla Microelectronica Nel | Method for forming MOS transistors having vertical current flow and resulting structure |
US5424234A (en) * | 1991-06-13 | 1995-06-13 | Goldstar Electron Co., Ltd. | Method of making oxide semiconductor field effect transistor |
Also Published As
Publication number | Publication date |
---|---|
JPH0744276B2 (ja) | 1995-05-15 |
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Legal Events
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