JPS6373666A - 絶縁ゲ−ト型電界効果半導体装置 - Google Patents
絶縁ゲ−ト型電界効果半導体装置Info
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- JPS6373666A JPS6373666A JP21999586A JP21999586A JPS6373666A JP S6373666 A JPS6373666 A JP S6373666A JP 21999586 A JP21999586 A JP 21999586A JP 21999586 A JP21999586 A JP 21999586A JP S6373666 A JPS6373666 A JP S6373666A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明は絶縁ゲート型寛界効果半導体装置、特にＬＤＤ
構造を有する絶縁ゲート型電界効果半導体装置に関する
。
構造を有する絶縁ゲート型電界効果半導体装置に関する
。
（ロ）従来の技術
ＭＯＳ ＬＳＩを高集積化するためにはチャンネル長
をショート化したショートチャンネルの絶縁ゲート型電
界効果半導体装置（以下ＩＧ ＦＥＴと略す。）を用い
る。このショートチャンネル型ＩＧ ＦＥＴは高ホッ
トキャリア耐量化のために、いわゆるＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となって
いる。
をショート化したショートチャンネルの絶縁ゲート型電
界効果半導体装置（以下ＩＧ ＦＥＴと略す。）を用い
る。このショートチャンネル型ＩＧ ＦＥＴは高ホッ
トキャリア耐量化のために、いわゆるＬ Ｄ Ｄ （Ｌ
ｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造となって
いる。
このＬＤＤ構造は第３図に示す如く、一導電型の半導体
基板、例えばＰ型シリコン基板（２１〉の表面に形成す
る逆導電型のソース・ドレイン領域（２２）（２３）を
高濃度不純物領域Ｎ１暦と低濃度不純物領域Ｎ一層とに
より構成し、ゲート絶縁膜（２４）およびゲート電極（
２５）からなるチャンネル領域（２６）と接する側にソ
ース・ドレイン領域（２２）（２３）の低濃度不純物領
域Ｎ一層を配置したものである。この低濃度不純物領域
Ｎ一層は、Ｐ型シリコン基板（２１）とＰＮ−接合を形
成し、ドレイン・ソース間に印加される電圧による空乏
層を１層のみならずＮ一層にも拡げることにより、ゲー
ト電極（２５）直下のＰＮ−接合の電界強度を弱める働
きをする。
基板、例えばＰ型シリコン基板（２１〉の表面に形成す
る逆導電型のソース・ドレイン領域（２２）（２３）を
高濃度不純物領域Ｎ１暦と低濃度不純物領域Ｎ一層とに
より構成し、ゲート絶縁膜（２４）およびゲート電極（
２５）からなるチャンネル領域（２６）と接する側にソ
ース・ドレイン領域（２２）（２３）の低濃度不純物領
域Ｎ一層を配置したものである。この低濃度不純物領域
Ｎ一層は、Ｐ型シリコン基板（２１）とＰＮ−接合を形
成し、ドレイン・ソース間に印加される電圧による空乏
層を１層のみならずＮ一層にも拡げることにより、ゲー
ト電極（２５）直下のＰＮ−接合の電界強度を弱める働
きをする。
この結果、強電界によるホットキャリアのゲート絶縁膜
（２４）への注入によるしきい値電圧Ｖｔｈの劣化、い
わゆるホットキャリア効果を低減できる。
（２４）への注入によるしきい値電圧Ｖｔｈの劣化、い
わゆるホットキャリア効果を低減できる。
斯上したＬＤＤ構造のＩＧ ＦＥＴは、従来第４図Ａお
よび第４図Ｂに示すような製造方法で形成されている。
よび第４図Ｂに示すような製造方法で形成されている。
まず第４図Ａに示すように、通常の方法で素子間分離用
酸化膜（ＬＯＧＯ５膜） （２７）を選択酸化により形
成し、次にゲート酸化膜（２４）およびポリシリコン層
から成る導電層を基板（２１）全面に形成し、所望の形
状にエツチングしてゲート電極（２５）を形成する。そ
の後ソース・ドレイン領域（２２）（２３）となる基板
（２１）表面にＮ型不純物、例えばリンをイオン注入し
、低濃度Ｎ型不純物領域のＮ一層を形成する。
酸化膜（ＬＯＧＯ５膜） （２７）を選択酸化により形
成し、次にゲート酸化膜（２４）およびポリシリコン層
から成る導電層を基板（２１）全面に形成し、所望の形
状にエツチングしてゲート電極（２５）を形成する。そ
の後ソース・ドレイン領域（２２）（２３）となる基板
（２１）表面にＮ型不純物、例えばリンをイオン注入し
、低濃度Ｎ型不純物領域のＮ一層を形成する。
続いて第４１５０Ｂに示すように、ＬＰＣＶＤ法により
５ｉ０Ｊ１を堆積しＲＩＥエツチングをしてゲート電極
（２５）の両端にサイドウオール層（２７）を形成する
。その後Ｎ型不純物、例えばＡｓを高濃度にイオン注入
してサイドウオールＪｉ（２７）に覆われていないソー
ス・ドレイン領域（２２）（２３）に高濃度不純物領域
のＮ１層を形成する。
５ｉ０Ｊ１を堆積しＲＩＥエツチングをしてゲート電極
（２５）の両端にサイドウオール層（２７）を形成する
。その後Ｎ型不純物、例えばＡｓを高濃度にイオン注入
してサイドウオールＪｉ（２７）に覆われていないソー
ス・ドレイン領域（２２）（２３）に高濃度不純物領域
のＮ１層を形成する。
（ハ）発明が解決しようとする問題点
しかしながら斯上したＬＤＤ構造のＩＧ ＦＥＴでは、
サイドウオール層（２７）の形成時に電荷がトラップさ
れ、この電荷によりＩＧ ＦＥＴのしきい値電圧Ｖｔｈ
が変動し、ｇｍが劣化する問題点を有していた。
サイドウオール層（２７）の形成時に電荷がトラップさ
れ、この電荷によりＩＧ ＦＥＴのしきい値電圧Ｖｔｈ
が変動し、ｇｍが劣化する問題点を有していた。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてなきれ、ソース・ドレ
イン領域の表面を低不純物濃度領域とし、深い部分を高
不純物濃度領域とすることにより、従来のＬＤＤ構造の
ＩＧＦＥＴの問題点を除去したＩＧ ＦＥＴを実現す
るものである。
イン領域の表面を低不純物濃度領域とし、深い部分を高
不純物濃度領域とすることにより、従来のＬＤＤ構造の
ＩＧＦＥＴの問題点を除去したＩＧ ＦＥＴを実現す
るものである。
（ネ）作用
本発明に依れば、ソース・ドレイン領域を表面の低不純
物濃度領域と深い部分の高不純物濃度領域との縦積み構
造で形成しているので、サイドウオール膜を用いること
なくＬＤＤ構造を実現でき、サイドウオール膜によるＩ
Ｇ ＦＥＴの特性の劣化を防止できる。
物濃度領域と深い部分の高不純物濃度領域との縦積み構
造で形成しているので、サイドウオール膜を用いること
なくＬＤＤ構造を実現でき、サイドウオール膜によるＩ
Ｇ ＦＥＴの特性の劣化を防止できる。
（へ〉実施例
第１図に本発明に依るＬＤＤ構造のＩＧＦＥＴを説明す
る断面図、第２図Ａ乃至第２図Ｅに本発明に依るＩＧ
ＦＥＴの製造方法を説明する断面図を示す。
る断面図、第２図Ａ乃至第２図Ｅに本発明に依るＩＧ
ＦＥＴの製造方法を説明する断面図を示す。
本発明に依るＬＤＤ構造のＩＧＦＥＴは第１図に示すよ
うに、一導電型の半導体基板（１）と、基板（１）表面
に形成したゲート酸化膜（２）と、ゲート酸化膜（２）
上に形成したポリシリコン層より成るゲート電極（３）
と、ゲート電極（３）下のチャンネル領域（４）の両端
に形成された逆導電型のソース・ドレイン領域（５）（
６）で構成されている。
うに、一導電型の半導体基板（１）と、基板（１）表面
に形成したゲート酸化膜（２）と、ゲート酸化膜（２）
上に形成したポリシリコン層より成るゲート電極（３）
と、ゲート電極（３）下のチャンネル領域（４）の両端
に形成された逆導電型のソース・ドレイン領域（５）（
６）で構成されている。
半導体基板（１）はＰ型のシリコンを用い、表面を低濃
度不純物領域のＰ一層（７）と他の部分を高濃度不純物
領域のＰ＋層（８）とで形成されている。Ｐ一層（７〉
はゲート電極（３）下でチャンネル領域（４）として働
き、Ｐ”層（８）はソース・ドレイン領域（５）（６〉
間のバンチスルーを防止している。
度不純物領域のＰ一層（７）と他の部分を高濃度不純物
領域のＰ＋層（８）とで形成されている。Ｐ一層（７〉
はゲート電極（３）下でチャンネル領域（４）として働
き、Ｐ”層（８）はソース・ドレイン領域（５）（６〉
間のバンチスルーを防止している。
本発明の特徴はソース・ドレイン領域（５）（６）にあ
る、ソース・ドレイン領域（５）（６）は表面の低濃度
不純物領域Ｎ一層（９）と深い部分の高濃度不純物領域
Ｎ′″ＩＩ （１０）とを縦積みして形成され、低濃度
不純物領域Ｎ一層（９）の深きは前述した基板（１）の
低濃度不純物領域Ｐ一層（７）の深さと略等しく設定し
ている。
る、ソース・ドレイン領域（５）（６）は表面の低濃度
不純物領域Ｎ一層（９）と深い部分の高濃度不純物領域
Ｎ′″ＩＩ （１０）とを縦積みして形成され、低濃度
不純物領域Ｎ一層（９）の深きは前述した基板（１）の
低濃度不純物領域Ｐ一層（７）の深さと略等しく設定し
ている。
斯上した構造では、ソース・ドレイン領域（５）（６）
のＮ一層（９）とチャンネル領域（４）となる基板（１
）のＰ一層（７）とでＬＤＤ構造のＩＧ ＦＥＴが実現
され、ソース・ドレイン間に印加される電圧による空乏
層は基板（１）のＰ一層（７）のみならずドレイン領域
（６）のＮ′″層（９）にも拡がり、ホットキャリア効
果を抑制している。またソース・ドレイン領域（５）（
６）のＮ０層（１０）は従来のＬＤＤ構造の工Ｇ Ｆ
ＥＴに比較して極めて接近して配置されるので、バンチ
スルーを発生し易くなるが、基板（１）の２０層（８）
で分離してバンチスルー電圧を高くして対策をする。
のＮ一層（９）とチャンネル領域（４）となる基板（１
）のＰ一層（７）とでＬＤＤ構造のＩＧ ＦＥＴが実現
され、ソース・ドレイン間に印加される電圧による空乏
層は基板（１）のＰ一層（７）のみならずドレイン領域
（６）のＮ′″層（９）にも拡がり、ホットキャリア効
果を抑制している。またソース・ドレイン領域（５）（
６）のＮ０層（１０）は従来のＬＤＤ構造の工Ｇ Ｆ
ＥＴに比較して極めて接近して配置されるので、バンチ
スルーを発生し易くなるが、基板（１）の２０層（８）
で分離してバンチスルー電圧を高くして対策をする。
次に本発明のＩＧＦＥＴの製造方法を第２図Ａ乃至第２
図Ｅを参照して詳述する。
図Ｅを参照して詳述する。
先ず第２図Ａに示す如く、表面に約０．５μｍの厚みの
低濃度不純物領域Ｐ一層（７）と他に高濃度不純物領域
Ｐ＋層（８）とを有する半導体基板（１）を準備する。
低濃度不純物領域Ｐ一層（７）と他に高濃度不純物領域
Ｐ＋層（８）とを有する半導体基板（１）を準備する。
この半導体基板（１）は、例えばＰ′″／Ｐ”のエピタ
キシャルウェハーを用いるか、あるいはＰ−基板にＰ型
不純物をディープイオン注入して基板の深い位置にＰ′
″型の埋め込み層を設けたものを用いる。
キシャルウェハーを用いるか、あるいはＰ−基板にＰ型
不純物をディープイオン注入して基板の深い位置にＰ′
″型の埋め込み層を設けたものを用いる。
次に第２図Ｂに示すように、選択酸化法により基板（１
）のフィールド領域上に素子間分離用酸化膜（１１）を
形成し、続いて基板（１）全面にゲート酸化膜（２）お
よびポリシリコン層より成る導電層（１２〉を形成する
。
）のフィールド領域上に素子間分離用酸化膜（１１）を
形成し、続いて基板（１）全面にゲート酸化膜（２）お
よびポリシリコン層より成る導電層（１２〉を形成する
。
次に第２図Ｃに示すように、導電層（１２）を所望形状
にエツチングしてゲート電極（３）を形成し、ゲート電
極（３）およびその上のエツチングに用いたホトレジス
ト層（１３）をマスクとしてリンを高加速エネルギーで
イオン注入し、高濃度不純物領域Ｎ′″層（１０）より
成るソース・ドレイン領域（５）（６）を形成する。こ
のイオン注入は加速電圧３００ＫｅＶ、ドーズ量４ Ｘ
Ｉ Ｑ ″ｃｍ−”で行い、不純物濃度のピークが基
板（１）表面より約０．５μｍの深さに位置きせる。従
ってソース・ドレイン領域（５）（６）表面のリンの不
純物濃度は極めて低くなる。
にエツチングしてゲート電極（３）を形成し、ゲート電
極（３）およびその上のエツチングに用いたホトレジス
ト層（１３）をマスクとしてリンを高加速エネルギーで
イオン注入し、高濃度不純物領域Ｎ′″層（１０）より
成るソース・ドレイン領域（５）（６）を形成する。こ
のイオン注入は加速電圧３００ＫｅＶ、ドーズ量４ Ｘ
Ｉ Ｑ ″ｃｍ−”で行い、不純物濃度のピークが基
板（１）表面より約０．５μｍの深さに位置きせる。従
ってソース・ドレイン領域（５）（６）表面のリンの不
純物濃度は極めて低くなる。
次に第２図りに示すように、前工程と同一のマスクを用
いてリンを低加速エネルギーでイオン注入し、ソース・
ドレイン領域（５）（６）の表面に低濃度不純物領域Ｎ
−Ｍ（９）を形成する。このイオン注入は加速電圧１０
０ＫｅＶ、ドーズ量２ Ｘ １０ ”ｃｍ−’で行い、
基板（１）のＰ一層（９）の深さとほぼ同等にな、る様
に設定する。
いてリンを低加速エネルギーでイオン注入し、ソース・
ドレイン領域（５）（６）の表面に低濃度不純物領域Ｎ
−Ｍ（９）を形成する。このイオン注入は加速電圧１０
０ＫｅＶ、ドーズ量２ Ｘ １０ ”ｃｍ−’で行い、
基板（１）のＰ一層（９）の深さとほぼ同等にな、る様
に設定する。
更に第２図Ｅに示すように、ソース・ドレイン領域（５
）（６）上にフンタクト孔（１４）（１５）を形成する
。本工程ではゲート電極（３）を酸化した後、表面保護
酸化膜（１６）およびソース・ドレイン領域（５）（６
）の低濃度不純物領域（９）を貫通するコンタクト孔（
１４）（１５）をドライエツチングにより形成し、第１
図に示す様にアルミニウム層をスパッタしてエツチング
し、所望のソース・ドレインｔｔｆ＋（１６）（１７）
をソース・ドレイン領域（５）（６）の高濃度不純物領
域（１０）とオーミンクコンタクトさせる。
）（６）上にフンタクト孔（１４）（１５）を形成する
。本工程ではゲート電極（３）を酸化した後、表面保護
酸化膜（１６）およびソース・ドレイン領域（５）（６
）の低濃度不純物領域（９）を貫通するコンタクト孔（
１４）（１５）をドライエツチングにより形成し、第１
図に示す様にアルミニウム層をスパッタしてエツチング
し、所望のソース・ドレインｔｔｆ＋（１６）（１７）
をソース・ドレイン領域（５）（６）の高濃度不純物領
域（１０）とオーミンクコンタクトさせる。
（ト）発明の効果
本発明に依れば、ソース・ドレイン領域（５）（６）の
低濃度不純物領域Ｎ一層（９）と高濃度不純物領域Ｎ１
層（１０）とを縦積み構造としてＬＤＤ構造を実現して
いるので、従来のサイドウオール膜が存在せずサイドウ
オール膜中の電荷によるＩＧ ＦＥＴの特性劣化を防止
できる。また基板（１）のＰ一層（７）とソース・ドレ
イン領域（５）（６）のＮ一層（９）とでＬＤＤ構造を
採るので、従来のＬＤＤ構造のＩＧ ＦＥＴと同様に
ホットキャリア効果に対する改善ができる。更に本発明
では、ソース・ドレイン間のパンチスルーは基板（１）
のＰ ”Ｊ！１（８）で容易に抑制できるので、ソース
・ドレイン領域（５）（６）のＮ＋層（１０）の近接に
よるバンチスルーは防止できる。
低濃度不純物領域Ｎ一層（９）と高濃度不純物領域Ｎ１
層（１０）とを縦積み構造としてＬＤＤ構造を実現して
いるので、従来のサイドウオール膜が存在せずサイドウ
オール膜中の電荷によるＩＧ ＦＥＴの特性劣化を防止
できる。また基板（１）のＰ一層（７）とソース・ドレ
イン領域（５）（６）のＮ一層（９）とでＬＤＤ構造を
採るので、従来のＬＤＤ構造のＩＧ ＦＥＴと同様に
ホットキャリア効果に対する改善ができる。更に本発明
では、ソース・ドレイン間のパンチスルーは基板（１）
のＰ ”Ｊ！１（８）で容易に抑制できるので、ソース
・ドレイン領域（５）（６）のＮ＋層（１０）の近接に
よるバンチスルーは防止できる。
更に本発明に依れば、サイドウオール膜を用いず同一マ
スクでＬＤＤ構造を実現できるので、製造工程を大巾に
簡略化できる。
スクでＬＤＤ構造を実現できるので、製造工程を大巾に
簡略化できる。
第１図は本発明のＩＧＦＥＴを説明する断面図、第２図
Ａ乃至第２図Ｅは本発明のＩＧ ＦＥＴの製造方法を説
明する断面図、第３図は従来のＬＤＤ構造のＩＧ Ｆ
ＥＴを説明する断面図、第４図Ａおよび第４図Ｂは従来
のＬＤＤ構造のＩＧＦＥＴの製造方法を説明する断面図
である。 （１）は半導体基板、（２）はゲート酸化膜、 （３）
はゲート電極、（４）はチャンネル領域、（５）（６）
はソース・ドレイン領域、 （７）はＰ一層、（８）
はＰ′″層、 （９）はＮ一層、 （１０）はＮ＋層
である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ＠＋ 図 第２図Ａ 品２図Ｂ 第２図Ｃ 第２閃Ｏ 第２閃Ｅ
Ａ乃至第２図Ｅは本発明のＩＧ ＦＥＴの製造方法を説
明する断面図、第３図は従来のＬＤＤ構造のＩＧ Ｆ
ＥＴを説明する断面図、第４図Ａおよび第４図Ｂは従来
のＬＤＤ構造のＩＧＦＥＴの製造方法を説明する断面図
である。 （１）は半導体基板、（２）はゲート酸化膜、 （３）
はゲート電極、（４）はチャンネル領域、（５）（６）
はソース・ドレイン領域、 （７）はＰ一層、（８）
はＰ′″層、 （９）はＮ一層、 （１０）はＮ＋層
である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ＠＋ 図 第２図Ａ 品２図Ｂ 第２図Ｃ 第２閃Ｏ 第２閃Ｅ
Claims (1)
- （１）一導電型の半導体基板と該基板上にゲート絶縁膜
を介して設けたゲート電極と該ゲート電極両端の前記基
板表面に設けた逆導電型のソース・ドレイン領域とを具
備する絶縁ゲート型電界効果半導体装置において、前記
半導体基板の表面を低不純物濃度とし他を高不純物濃度
とし、前記ソース・ドレイン領域の表面を低不純物濃度
とし他を高不純物濃度とし、前記半導体基板の低不純物
濃度部分と前記ソース・ドレイン領域の低不純物濃度部
分とでＬＤＤ構造を形成することを特徴とする絶縁ゲー
ト型電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999586A JPS6373666A (ja) | 1986-09-17 | 1986-09-17 | 絶縁ゲ−ト型電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21999586A JPS6373666A (ja) | 1986-09-17 | 1986-09-17 | 絶縁ゲ−ト型電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373666A true JPS6373666A (ja) | 1988-04-04 |
Family
ID=16744278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21999586A Pending JPS6373666A (ja) | 1986-09-17 | 1986-09-17 | 絶縁ゲ−ト型電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5705840A (en) * | 1994-06-06 | 1998-01-06 | United Microelectronics Corporation | Field effect transistor with recessed buried source and drain regions |
| US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
-
1986
- 1986-09-17 JP JP21999586A patent/JPS6373666A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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