JP2727590B2 - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
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- JP2727590B2 JP2727590B2 JP63258618A JP25861888A JP2727590B2 JP 2727590 B2 JP2727590 B2 JP 2727590B2 JP 63258618 A JP63258618 A JP 63258618A JP 25861888 A JP25861888 A JP 25861888A JP 2727590 B2 JP2727590 B2 JP 2727590B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMIS型半導体装置に関し、特に短チャネル絶
縁ゲート型電界効果トランジスタに関する。
縁ゲート型電界効果トランジスタに関する。
第４図は従来のLDD構造を有するＮチャネル絶縁ゲー
ト型電界効果トランジスタの断面構造図を示すもので、
Ｐ型シリコン基板１上にゲート絶縁膜２を介して多結晶
シリコン・ゲート電極３が形成され、また、このゲート
電極３およびサイド・ウォール６をマスクに自己整合で
ソースまたはドレイン領域のｎ型低濃度拡散層４および
ｎ型高濃度拡散層５がそれぞれ基板１上に設けられたも
のである。
ト型電界効果トランジスタの断面構造図を示すもので、
Ｐ型シリコン基板１上にゲート絶縁膜２を介して多結晶
シリコン・ゲート電極３が形成され、また、このゲート
電極３およびサイド・ウォール６をマスクに自己整合で
ソースまたはドレイン領域のｎ型低濃度拡散層４および
ｎ型高濃度拡散層５がそれぞれ基板１上に設けられたも
のである。
しかしながら、上述したLDD構造を含む従来一般のMIS
型半導体装置では、チャンネル長が短くなるにつれソー
ス，ドレイン間のパンチ・スルーが発生し易くなるの
で、短チャネル化を図る場合はこれを防止するため基板
の不純物濃度を高くする必要が生じる。例えば、ゲート
長を１μｍ程度にまで短くした場合には、基板の不純物
濃度を５×1016cm-3〜１×1017cm-3にまで高める必要が
生じる。しかし、他方では、基板の不純物濃度が高まる
とソース，ドレインの各不純物拡散層と基板との間の接
合容量が増大するので、トランジスタの動作速度が遅く
なるという不都合が新たに生じる結果となる。
型半導体装置では、チャンネル長が短くなるにつれソー
ス，ドレイン間のパンチ・スルーが発生し易くなるの
で、短チャネル化を図る場合はこれを防止するため基板
の不純物濃度を高くする必要が生じる。例えば、ゲート
長を１μｍ程度にまで短くした場合には、基板の不純物
濃度を５×1016cm-3〜１×1017cm-3にまで高める必要が
生じる。しかし、他方では、基板の不純物濃度が高まる
とソース，ドレインの各不純物拡散層と基板との間の接
合容量が増大するので、トランジスタの動作速度が遅く
なるという不都合が新たに生じる結果となる。
本発明の目的は、上記の情況に鑑み、ソース，ドレイ
ンの各不純物拡散層と基板間の接合容量を増大させるこ
となくチャネル長を短縮化できるMIS型半導体装置を提
供することである。
ンの各不純物拡散層と基板間の接合容量を増大させるこ
となくチャネル長を短縮化できるMIS型半導体装置を提
供することである。
本発明によれば、MIS型半導体装置は、一導電型の半
導体基板と、前記半導体基板上に形成されるゲート絶縁
膜およびゲート電極と、前記ゲート絶縁膜の縁端部にそ
れぞれ接するように形成される逆導電型拡散層からなる
ソースおよびドレイン領域と、前記ゲート電極の側壁を
直接に覆う第１のサイド・ウォールと、前記第１のサイ
ド・ウォールを介して前記ゲート電極の側壁を覆う第２
のサイド・ウォールと、少なくとも前記第１のサイド・
ウォールの直下を除いて前記ソースおよびドレイン領域
の底面と接し且つチャネル領域から離間して半導体基板
内に形成される前記半導体基板の不純物濃度より低濃度
の一導電型拡散層とを含んで構成される。
導体基板と、前記半導体基板上に形成されるゲート絶縁
膜およびゲート電極と、前記ゲート絶縁膜の縁端部にそ
れぞれ接するように形成される逆導電型拡散層からなる
ソースおよびドレイン領域と、前記ゲート電極の側壁を
直接に覆う第１のサイド・ウォールと、前記第１のサイ
ド・ウォールを介して前記ゲート電極の側壁を覆う第２
のサイド・ウォールと、少なくとも前記第１のサイド・
ウォールの直下を除いて前記ソースおよびドレイン領域
の底面と接し且つチャネル領域から離間して半導体基板
内に形成される前記半導体基板の不純物濃度より低濃度
の一導電型拡散層とを含んで構成される。
以下図面を参照して本発明を詳細に説明する。
第１図および第２図はそれぞれ本発明をLDD構造のＮ
チャネルMOS絶縁ゲート型電界効果トランジスタに実施
した場合の一実施例を示す断面構造図およびそのＡ−
Ａ′,B−Ｂ′断面の基板濃度分布図である。本実施例に
よれば、LDD構造のＮチャネルMOS絶縁ゲート型電界効果
トランジスタは、不純物濃度１×1017cm-3のｐ型シリコ
ン基板１と、ゲート絶縁膜２および多結晶シリコン・ゲ
ート電極３と、ゲート絶縁膜２の縁端部に接するように
チャネル領域近傍に形成される例えば不純物濃度約５×
1017 18cm-3を有するソース，ドレイン領域のｎ型低濃
度拡散層４と、ｎ型低濃度拡散層４の端面と接し且つチ
ャネル領域から離れて形成される例えば不純物濃度約１
×1020cm-3を有するソース，ドレイン領域のｎ型高濃度
拡散層５と、ｎ型高濃度拡散層５の底面と接し且つこの
ｎ型高濃度拡散層５より更にチャネル領域から離れてｐ
型シリコン基板１内に形成される不純物濃度約５×1015
cm-3のｐ型低濃度拡散層７とを含む。ここで、サイド・
ウォール８は、ｎ型高濃度拡散層５およびｐ型低濃度拡
散層７の形成にそれぞれ用いられた第１および第２のサ
イド・ウォール（これらの詳細な説明は、第２図を参照
して後述する）を含んでなる一体化構造体である。本実
施例によれば、第２図の基板濃度分布図から明らかなよ
うに、ｎ型高濃度拡散層５の底面近傍の基板濃度はｐ型
低濃度拡散層７の形成により点線で示す如く約1/20に薄
められているので、ソース，ドレイン領域のｎ型高濃度
拡散層５とｐ型シリコン基板１との間の接合容量を約1/
4に低減することができる。上記実施例のMOS電界効果ト
ランジスタはつぎの手法で製造することが可能である。
チャネルMOS絶縁ゲート型電界効果トランジスタに実施
した場合の一実施例を示す断面構造図およびそのＡ−
Ａ′,B−Ｂ′断面の基板濃度分布図である。本実施例に
よれば、LDD構造のＮチャネルMOS絶縁ゲート型電界効果
トランジスタは、不純物濃度１×1017cm-3のｐ型シリコ
ン基板１と、ゲート絶縁膜２および多結晶シリコン・ゲ
ート電極３と、ゲート絶縁膜２の縁端部に接するように
チャネル領域近傍に形成される例えば不純物濃度約５×
1017 18cm-3を有するソース，ドレイン領域のｎ型低濃
度拡散層４と、ｎ型低濃度拡散層４の端面と接し且つチ
ャネル領域から離れて形成される例えば不純物濃度約１
×1020cm-3を有するソース，ドレイン領域のｎ型高濃度
拡散層５と、ｎ型高濃度拡散層５の底面と接し且つこの
ｎ型高濃度拡散層５より更にチャネル領域から離れてｐ
型シリコン基板１内に形成される不純物濃度約５×1015
cm-3のｐ型低濃度拡散層７とを含む。ここで、サイド・
ウォール８は、ｎ型高濃度拡散層５およびｐ型低濃度拡
散層７の形成にそれぞれ用いられた第１および第２のサ
イド・ウォール（これらの詳細な説明は、第２図を参照
して後述する）を含んでなる一体化構造体である。本実
施例によれば、第２図の基板濃度分布図から明らかなよ
うに、ｎ型高濃度拡散層５の底面近傍の基板濃度はｐ型
低濃度拡散層７の形成により点線で示す如く約1/20に薄
められているので、ソース，ドレイン領域のｎ型高濃度
拡散層５とｐ型シリコン基板１との間の接合容量を約1/
4に低減することができる。上記実施例のMOS電界効果ト
ランジスタはつぎの手法で製造することが可能である。
第３図（ａ）〜（ｆ）は上記実施例を製造する一つの
手法を示す工程順序図である。すなわち、不純物濃度が
１×1017cm-3のｐ型シリコン基板１をまず準備し、この
基板１上にゲート絶縁膜および多結晶シリコン・ゲート
電極３をそれぞれ所定の形状に選択形成し、ついでゲー
ト電極３をマスクとしてｎ型不純物イオン９（例えば、
リン）を加速電圧40KeV,ドーズ量１×1014（cm-2）の条
件で注入する〔第３図（ａ）〕。ついで熱処理を行なっ
てｎ型低濃度拡散層４を形成した後、基板全面にCVD法
により酸化シリコン膜10を2000Åの膜厚に形成する〔第
３図（ｂ）〕。つぎに、異方性のエッチ・バッグを行な
いゲート電極３の側面にのみサイド・ウォール8aを形成
した後、ゲート電極３およびサイド・ウォール8aをマス
クとしてＮ型不純物イオン11（例えば、ヒ素）を加速電
圧70KeV,ドーズ量５×1015（cm-2）の条件で注入する
〔第３図（ｃ）〕。ついで活性化の熱処理を施してｎ型
高濃度拡散層５を形成した後、基板全面にCVD法により
再び酸化シリコン膜10を4000Åの厚膜に形成する〔第３
図（ｄ）〕。つぎに異方性のエッチ・バックを行ない、
サイド・ウォール8aの外壁に沿って第２のサイド・ウォ
ール8bを形成した後、サイド・ウォール8a,8bおよびゲ
ート電極３をマスクとしてｎ型不純物イオン12（例えば
リン）を加速電圧200KeV,ドーズ量５×1012（cm-2）の
条件で注入する〔第３図（ｅ）〕。この後、熱処理を施
して不純物を活性化させることにより、第３図（ｆ）に
示すように、ｎ型高濃度拡散層５の底面に接する基板領
域の不純物濃度を約1/20に低減させる濃度約５×1015cm
-3のｐ型低濃度拡散層７を得る。
手法を示す工程順序図である。すなわち、不純物濃度が
１×1017cm-3のｐ型シリコン基板１をまず準備し、この
基板１上にゲート絶縁膜および多結晶シリコン・ゲート
電極３をそれぞれ所定の形状に選択形成し、ついでゲー
ト電極３をマスクとしてｎ型不純物イオン９（例えば、
リン）を加速電圧40KeV,ドーズ量１×1014（cm-2）の条
件で注入する〔第３図（ａ）〕。ついで熱処理を行なっ
てｎ型低濃度拡散層４を形成した後、基板全面にCVD法
により酸化シリコン膜10を2000Åの膜厚に形成する〔第
３図（ｂ）〕。つぎに、異方性のエッチ・バッグを行な
いゲート電極３の側面にのみサイド・ウォール8aを形成
した後、ゲート電極３およびサイド・ウォール8aをマス
クとしてＮ型不純物イオン11（例えば、ヒ素）を加速電
圧70KeV,ドーズ量５×1015（cm-2）の条件で注入する
〔第３図（ｃ）〕。ついで活性化の熱処理を施してｎ型
高濃度拡散層５を形成した後、基板全面にCVD法により
再び酸化シリコン膜10を4000Åの厚膜に形成する〔第３
図（ｄ）〕。つぎに異方性のエッチ・バックを行ない、
サイド・ウォール8aの外壁に沿って第２のサイド・ウォ
ール8bを形成した後、サイド・ウォール8a,8bおよびゲ
ート電極３をマスクとしてｎ型不純物イオン12（例えば
リン）を加速電圧200KeV,ドーズ量５×1012（cm-2）の
条件で注入する〔第３図（ｅ）〕。この後、熱処理を施
して不純物を活性化させることにより、第３図（ｆ）に
示すように、ｎ型高濃度拡散層５の底面に接する基板領
域の不純物濃度を約1/20に低減させる濃度約５×1015cm
-3のｐ型低濃度拡散層７を得る。
上記実施例によれば、ｐ型低濃度拡散層７はチャンネ
ル領域から一定の距離だけ離れて形成されるため、チャ
ネル領域の基板濃度には全く影響しない。従って、ゲー
トしきい値電圧値（Vth）を含むトランジスタの電圧−
電流特性，ドレイン降伏電圧値およびスナップ・バック
電圧値などに影響を与えずに、チャネル長が短縮化され
た場合に生じるソース，ドレイン拡散層と基板間の接合
容量の増大を抑止することができる。
ル領域から一定の距離だけ離れて形成されるため、チャ
ネル領域の基板濃度には全く影響しない。従って、ゲー
トしきい値電圧値（Vth）を含むトランジスタの電圧−
電流特性，ドレイン降伏電圧値およびスナップ・バック
電圧値などに影響を与えずに、チャネル長が短縮化され
た場合に生じるソース，ドレイン拡散層と基板間の接合
容量の増大を抑止することができる。
以上詳細に説明したように、本発明によれば、ソー
ス，ドレイン領域の底面近傍の基板不純物濃度を低減す
ることができるので、チャネル長を短縮化した場合に問
題となるソース，ドレイン領域と基板間の接合容量の増
大を完全に解決することが可能である。この際、基板を
打ち返しする領域がチャンネル領域から一定の距離だけ
離されているので、ゲートしきい値電圧（Vth）を含む
トランジスタの電圧−電流特性、ドレイン降伏電圧，ス
ナップ・バック電圧等に何ら影響を与えずにすむ。すな
わち、本発明によれば、MIS型半導体装置の微細化およ
び高速度化にきわめて顕著なる効果を奏することが可能
である。
ス，ドレイン領域の底面近傍の基板不純物濃度を低減す
ることができるので、チャネル長を短縮化した場合に問
題となるソース，ドレイン領域と基板間の接合容量の増
大を完全に解決することが可能である。この際、基板を
打ち返しする領域がチャンネル領域から一定の距離だけ
離されているので、ゲートしきい値電圧（Vth）を含む
トランジスタの電圧−電流特性、ドレイン降伏電圧，ス
ナップ・バック電圧等に何ら影響を与えずにすむ。すな
わち、本発明によれば、MIS型半導体装置の微細化およ
び高速度化にきわめて顕著なる効果を奏することが可能
である。
第１図および第２図はそれぞれ本発明をLDD構造のＮチ
ャネルMOS絶縁ゲート型電界効果トランジスタに実施し
た場合の一実施例を示す断面構造図およびそのＡ−
Ａ′,B−Ｂ′断面の基板濃度分布図、第３図（ａ）〜
（ｆ）は上記実施例を製造する一つの手法を示す工程順
序図、第４図は従来のLDD構造を有するＮチャネル絶縁
ゲート型電界効果トランジスタの断面構造図である。 １……ｐ型シリコン基板、２……ゲート絶縁膜、３……
多結晶シリコン・ゲート電極、４……ｎ型低濃度拡散
層、５……ｎ型高濃度拡散層、７……ｐ型低濃度拡散
層、8,（8a,8b）……サイド・ウォール、9,11,12……ｎ
型不純物イオン、10……CVDシリコン酸化膜。
ャネルMOS絶縁ゲート型電界効果トランジスタに実施し
た場合の一実施例を示す断面構造図およびそのＡ−
Ａ′,B−Ｂ′断面の基板濃度分布図、第３図（ａ）〜
（ｆ）は上記実施例を製造する一つの手法を示す工程順
序図、第４図は従来のLDD構造を有するＮチャネル絶縁
ゲート型電界効果トランジスタの断面構造図である。 １……ｐ型シリコン基板、２……ゲート絶縁膜、３……
多結晶シリコン・ゲート電極、４……ｎ型低濃度拡散
層、５……ｎ型高濃度拡散層、７……ｐ型低濃度拡散
層、8,（8a,8b）……サイド・ウォール、9,11,12……ｎ
型不純物イオン、10……CVDシリコン酸化膜。
Claims (1)
- 【請求項１】一導電型の半導体基板と、前記半導体基板
上に形成されるゲート絶縁膜およびゲート電極と、前記
ゲート絶縁膜の縁端部にそれぞれ接するように形成され
る逆導電型拡散層からなるソースおよびドレイン領域
と、前記ゲート電極の側壁を直接に覆う第１のサイド・
ウォールと、前記第１のサイド・ウォールを介して前記
ゲート電極の側壁を覆う第２のサイド・ウォールと、少
なくとも前記第１のサイド・ウォールの直下を除いて前
記ソースおよびドレイン領域の底面と接し且つチャネル
領域から離間して半導体基板内に形成される前記半導体
基板の不純物濃度より低濃度の一導電型拡散層とを含む
ことを特徴とするMIS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258618A JP2727590B2 (ja) | 1988-10-13 | 1988-10-13 | Ｍｉｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63258618A JP2727590B2 (ja) | 1988-10-13 | 1988-10-13 | Ｍｉｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02105469A JPH02105469A (ja) | 1990-04-18 |
| JP2727590B2 true JP2727590B2 (ja) | 1998-03-11 |
Family
ID=17322781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63258618A Expired - Fee Related JP2727590B2 (ja) | 1988-10-13 | 1988-10-13 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2727590B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2848757B2 (ja) * | 1993-03-19 | 1999-01-20 | シャープ株式会社 | 電界効果トランジスタおよびその製造方法 |
| US6008722A (en) * | 1994-08-02 | 1999-12-28 | Mazda Motor Corporation | Anti-vehicle-thief apparatus and code setting method of the apparatus |
| JP3651964B2 (ja) * | 1994-11-01 | 2005-05-25 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR100215759B1 (ko) * | 1994-12-19 | 1999-08-16 | 모리시타 요이치 | 반도체 장치 및 그 제조방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62141778A (ja) * | 1985-12-16 | 1987-06-25 | Toshiba Corp | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
-
1988
- 1988-10-13 JP JP63258618A patent/JP2727590B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02105469A (ja) | 1990-04-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |