JPS62101074A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62101074A JPS62101074A JP23931385A JP23931385A JPS62101074A JP S62101074 A JPS62101074 A JP S62101074A JP 23931385 A JP23931385 A JP 23931385A JP 23931385 A JP23931385 A JP 23931385A JP S62101074 A JPS62101074 A JP S62101074A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- oxide film
- control
- impurity
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は微細なＭＯＳデバイス構造に係シ、特に従来よ
りも信頼度の高いデバイス構造に関する。
りも信頼度の高いデバイス構造に関する。
ＭＯＳＦＥＴはチャネル長が短くなるとソース・ドレイ
ン間の耐圧が劣化するため、第２図に示すようにソース
・ドレイン拡散層３のゲート電極２に近接する領域に低
不純物濃度層４を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている（％開昭５１−６
８７７６号）。第２図において、１はＳｉ基板、５はゲ
ート絶縁膜、６はＭＯＳＦＥＴのしきい値Ｖｔ制御用と
してＳｉ表面に不純物イオンを打込んだ層である。
ン間の耐圧が劣化するため、第２図に示すようにソース
・ドレイン拡散層３のゲート電極２に近接する領域に低
不純物濃度層４を形成してドレイン近傍の電界を緩和し
耐圧を向上させる方法が採られている（％開昭５１−６
８７７６号）。第２図において、１はＳｉ基板、５はゲ
ート絶縁膜、６はＭＯＳＦＥＴのしきい値Ｖｔ制御用と
してＳｉ表面に不純物イオンを打込んだ層である。
しかし、このような構造では低不純物濃度層４と不純物
イオン打込み層６が重なシ２層４の抵抗値と電流分布を
最適制御することが困難であった。
イオン打込み層６が重なシ２層４の抵抗値と電流分布を
最適制御することが困難であった。
このため耐圧と動作速度の最適化を行なうことがむずか
しかった。
しかった。
本発明の目的は、上記従来技術の問題点を解決し、高性
能かつ信頼度の高い微細なＭＯＳＦＥＴ構造を提供する
ことである。
能かつ信頼度の高い微細なＭＯＳＦＥＴ構造を提供する
ことである。
上記目的を達成するために、本発明ではＶｔ制御用の不
純物イオン打込み層をゲート酸化膜下部にのみ形成して
、低不純物濃度ソース・ドレイン部の最適設計を可能と
したものである。
純物イオン打込み層をゲート酸化膜下部にのみ形成して
、低不純物濃度ソース・ドレイン部の最適設計を可能と
したものである。
以下本発明の説明を実施例を用いて行なう。
本発明による第１の実施例を第１図例示す。実施例では
ｎチャネルＭＯ８ＦＥＴを例にとって説明する。第１図
において、２１はｐ型Ｓｉ基板２２はポリシリコン等の
ゲート１１１ｆｆ１．２３は高不純物濃度（ｎｏ）層、
２４は低不純物ｒｓ度（ｎ−）層、で、その接合深さく
ＸＩ）は０．３μｍ以下であり、不純物濃度は１０ ”
〜１０ ”ｃｍ−”である。２５は８ｆＣｈ膜で２６
はＶｔ制御用のｐ形の不純物イオン打込み層でゲート酸
化膜２５下部に領域限定している。このためｎ′″層２
層上４オン打込み層２６の重複瑣城を従来よりもずっと
小さくすることができる。この結果層２４の抵抗値と電
流分布を同層打込み条件によって制御することが従来よ
シも正確に実現可能となる。また従来のポリシリコンゲ
ート等のｎチャネルＭＯ８ＦＥＴでは、■ｉ制、御用と
してボロンイオンをＳｉ表面全面に打ち込んでおり、同
打込み層がｎ一層と重複していた。
ｎチャネルＭＯ８ＦＥＴを例にとって説明する。第１図
において、２１はｐ型Ｓｉ基板２２はポリシリコン等の
ゲート１１１ｆｆ１．２３は高不純物濃度（ｎｏ）層、
２４は低不純物ｒｓ度（ｎ−）層、で、その接合深さく
ＸＩ）は０．３μｍ以下であり、不純物濃度は１０ ”
〜１０ ”ｃｍ−”である。２５は８ｆＣｈ膜で２６
はＶｔ制御用のｐ形の不純物イオン打込み層でゲート酸
化膜２５下部に領域限定している。このためｎ′″層２
層上４オン打込み層２６の重複瑣城を従来よりもずっと
小さくすることができる。この結果層２４の抵抗値と電
流分布を同層打込み条件によって制御することが従来よ
シも正確に実現可能となる。また従来のポリシリコンゲ
ート等のｎチャネルＭＯ８ＦＥＴでは、■ｉ制、御用と
してボロンイオンをＳｉ表面全面に打ち込んでおり、同
打込み層がｎ一層と重複していた。
このためｎ一層のｎ型不純物であるところの燐（Ｐ）が
、一部ｐ型不純物のボロンによって補償されていた。本
発明では前記重複領域をずっと小さくできるので、上記
したような不純物補償を避けることができ、所定のｎ一
層抵抗を実現するのに従来よシも低量のＰイオンを打込
めば良い。この結果、ｎ−ドレイン層を作成する際に発
生する結晶損傷を低減できるとの利点がある。
、一部ｐ型不純物のボロンによって補償されていた。本
発明では前記重複領域をずっと小さくできるので、上記
したような不純物補償を避けることができ、所定のｎ一
層抵抗を実現するのに従来よシも低量のＰイオンを打込
めば良い。この結果、ｎ−ドレイン層を作成する際に発
生する結晶損傷を低減できるとの利点がある。
次に本発明による高性能ＭＯ８Ｆ”ＥＴの製造プロセス
について述べる。第３図はその第１の製造プロセスを示
す実施例である。先ず、ｐ型３ｉ基板３０の表面にアイ
ソレーション用の０．５〜１．０μｍの厚い８ｉ０ｚ膜
３１を形成し、さらに厚さ５〜５Ｑｎｍの薄いゲート酸
化膜３２を形成する。次にＨＬＤ酸化膜（Ｈｉｇｈ ’
ｐｅｍｐｅｒａｔｕｒｅ−、Ｉ、ｏｗｐｒｅｓｓｕｒｅ
Ｄｅｐｏｓｉｔｉｏｎ膜）３９をストッパーとしてＶ
ｔ制御用のボロンを１０１１〜１０ ”ｃｍ−”の−ｔ
ｉｌｌ：％ゲー）電極下部に打込んで層３３とする。
について述べる。第３図はその第１の製造プロセスを示
す実施例である。先ず、ｐ型３ｉ基板３０の表面にアイ
ソレーション用の０．５〜１．０μｍの厚い８ｉ０ｚ膜
３１を形成し、さらに厚さ５〜５Ｑｎｍの薄いゲート酸
化膜３２を形成する。次にＨＬＤ酸化膜（Ｈｉｇｈ ’
ｐｅｍｐｅｒａｔｕｒｅ−、Ｉ、ｏｗｐｒｅｓｓｕｒｅ
Ｄｅｐｏｓｉｔｉｏｎ膜）３９をストッパーとしてＶ
ｔ制御用のボロンを１０１１〜１０ ”ｃｍ−”の−ｔ
ｉｌｌ：％ゲー）電極下部に打込んで層３３とする。
次いでゲート電極用のポリシリコン層３４を形成し、ホ
トレジスト層４０を堆積して表面を平坦化する（第３図
人）。次いで層３４をエッチバックし、ホトレジスト層
４０を除去する（ 第３図Ｂ）。
トレジスト層４０を堆積して表面を平坦化する（第３図
人）。次いで層３４をエッチバックし、ホトレジスト層
４０を除去する（ 第３図Ｂ）。
次いでＨＬＤ膜３膜上９去する（第３図Ｃ）。次に燐（
Ｐ）イオンを３０〜７０ＫｅＶで５ＸＩＱ”〜５Ｘ１０
１３の景、打込んで低濃度不純物（ｎ−）層３６を形成
する（第３図Ｄ）。次に、化学気相堆積法（ＣＶＤ法）
Ｋヨリ８ｉ０ｔｌｌｉｉヤＰ８Ｇ膜を０．１μｍ〜０
．３μｍ堆積し、その後、異方性のドライエツチングに
よりゲート酸化膜の側壁部にスペーサ３７を形成する（
第３図Ｅ）。その後、ＮＳイオンを１０ ” 〜１０
”ｃｍ−”イオン打込みして。
Ｐ）イオンを３０〜７０ＫｅＶで５ＸＩＱ”〜５Ｘ１０
１３の景、打込んで低濃度不純物（ｎ−）層３６を形成
する（第３図Ｄ）。次に、化学気相堆積法（ＣＶＤ法）
Ｋヨリ８ｉ０ｔｌｌｉｉヤＰ８Ｇ膜を０．１μｍ〜０
．３μｍ堆積し、その後、異方性のドライエツチングに
よりゲート酸化膜の側壁部にスペーサ３７を形成する（
第３図Ｅ）。その後、ＮＳイオンを１０ ” 〜１０
”ｃｍ−”イオン打込みして。
高濃度ｎ型領域３８を形成する（第３図Ｆ）。その後は
通常のプロセス工程に従ってＰＳＧ膜による表面保護膜
、電極孔、電極を形成して、目的とする高性能ＭＯ５Ｆ
ＥＴの構造を実現する。
通常のプロセス工程に従ってＰＳＧ膜による表面保護膜
、電極孔、電極を形成して、目的とする高性能ＭＯ５Ｆ
ＥＴの構造を実現する。
本発明の製造プロセスの第２の例を第５図に示す。先ず
ｂｌ）ＷＳｉ基板５０の表面にアイソレーション用ノ０
．５〜１．０ μｍの厚いＳｉｇｈ膜５１全５１し、次
いで厚さ５〜５ Ｑ ｎ ｍの薄いゲート酸化膜５２全
形成する。次に゛社子線（ＥＢ）露光用レジスト膜５４
を形成し、 ＥＢ＝光によって図示したように端部側面
を斜めにエツチングする。次に膜５４をストッパーとし
てＶＴ制仰用のボロンを１０１１〜１０１２国−２の量
、ゲート電極下部に打込んで層５３を形成する（第５図
人）。次いでＷグー１層５５を蒸着し、その上部にソー
ス・ドレイン形成のためにイオン打込みする不純物のス
トッパーとして、厚さ０．１〜０．３μｍの比較的厚い
５ｉｏｔ膜やＰＳＧ膜５６を形成する（第５図Ｂ）。
ｂｌ）ＷＳｉ基板５０の表面にアイソレーション用ノ０
．５〜１．０ μｍの厚いＳｉｇｈ膜５１全５１し、次
いで厚さ５〜５ Ｑ ｎ ｍの薄いゲート酸化膜５２全
形成する。次に゛社子線（ＥＢ）露光用レジスト膜５４
を形成し、 ＥＢ＝光によって図示したように端部側面
を斜めにエツチングする。次に膜５４をストッパーとし
てＶＴ制仰用のボロンを１０１１〜１０１２国−２の量
、ゲート電極下部に打込んで層５３を形成する（第５図
人）。次いでＷグー１層５５を蒸着し、その上部にソー
ス・ドレイン形成のためにイオン打込みする不純物のス
トッパーとして、厚さ０．１〜０．３μｍの比較的厚い
５ｉｏｔ膜やＰＳＧ膜５６を形成する（第５図Ｂ）。
この後、レジスト膜５４を除去し、リフトオフ法によっ
てその上部のＷ層と８１０２膜を除去する（第５図Ｃ）
。この後は第１の製造法に従って、ｎ一層５７、スペー
サ５９１高濃度ｎ型領域５８を形成して、目的とする高
性能ＭＯ８ＦＥＴの構造を実現する（第５図Ｄ）。
てその上部のＷ層と８１０２膜を除去する（第５図Ｃ）
。この後は第１の製造法に従って、ｎ一層５７、スペー
サ５９１高濃度ｎ型領域５８を形成して、目的とする高
性能ＭＯ８ＦＥＴの構造を実現する（第５図Ｄ）。
第４図は本発明による高性能ＭＯ８ＦＥＴで構成したＣ
ＭＯＳデバイスの断面構造を示すものである。Ｓｉ基板
４１の表面にｎウェル４２とｐウェル４３が形成され、
それぞれのウェルの中にｐチャネルＭＯ８ＦＢＴ４４と
ｎチャネ＃ＭＯ８ＦＥＴ４５とが形成されている。ｐチ
ャネルＭＯ８ＦＥＴはゲート電極４６、高濃度ｐ型拡散
層４８、低濃度ｐ型拡散／ｉ＠４９．Ｖｔ制御用の不純
物イオン打込み層５２で形成されている。ｎチャネルＭ
Ｏ８Ｆ’ＥＴはゲート電極４７、高濃度ｎ型拡散層５０
．低濃度ｎ型拡散層５１、Ｖｔ制御用の不純物イオン打
込み層５３とで形成されている。
ＭＯＳデバイスの断面構造を示すものである。Ｓｉ基板
４１の表面にｎウェル４２とｐウェル４３が形成され、
それぞれのウェルの中にｐチャネルＭＯ８ＦＢＴ４４と
ｎチャネ＃ＭＯ８ＦＥＴ４５とが形成されている。ｐチ
ャネルＭＯ８ＦＥＴはゲート電極４６、高濃度ｐ型拡散
層４８、低濃度ｐ型拡散／ｉ＠４９．Ｖｔ制御用の不純
物イオン打込み層５２で形成されている。ｎチャネルＭ
Ｏ８Ｆ’ＥＴはゲート電極４７、高濃度ｎ型拡散層５０
．低濃度ｎ型拡散層５１、Ｖｔ制御用の不純物イオン打
込み層５３とで形成されている。
低濃度ドレイン層（ｎ一層）はドレイン近傍の電界を緩
和し耐圧を向上させる効果を発揮するが。
和し耐圧を向上させる効果を発揮するが。
その抵抗値が大きすぎると寄生抵抗となって働き。
ＭＯＳＦＥＴのトランスコンダクタンス（Ｇ、）を低減
するので同層の最適設計は極めて重要である。
するので同層の最適設計は極めて重要である。
本発明の構造では、従来構造に比べてｎ一層の抵抗値と
ｔ流分布の制御をけるかに正確に行なうことができ、結
果として高性能かつ高信頼度のＭＯＳＦＥＴが実現でき
る。
ｔ流分布の制御をけるかに正確に行なうことができ、結
果として高性能かつ高信頼度のＭＯＳＦＥＴが実現でき
る。
第２図は従来構造の縦断面図、第１図、第３図。
第４図、第５図は本発明の実施例の縦断面構造図である
。 １．２１，３０．４１・・・シリコン基板、３．２３゜
３８．４８．５０・・・高濃度不純物領域、４．２４゜
３６．４９．５１・・・低濃度不純物領域、５，２５゜
３２・・・ゲート酸化膜、２，２２，３４，４６゜４７
・・・ゲート電極、６，２６，３３，５２．５３・・・
Ｖ？制御用不純物イオン打込み層、３７・・・スペーサ
。
。 １．２１，３０．４１・・・シリコン基板、３．２３゜
３８．４８．５０・・・高濃度不純物領域、４．２４゜
３６．４９．５１・・・低濃度不純物領域、５，２５゜
３２・・・ゲート酸化膜、２，２２，３４，４６゜４７
・・・ゲート電極、６，２６，３３，５２．５３・・・
Ｖ？制御用不純物イオン打込み層、３７・・・スペーサ
。
Claims (1)
- １、半導体基板の第１導電型領域に第２導電型のＭＯＳ
トランジスタを有し、このトランジスタのゲート電極下
部の前記第１導電型半導体表面領域にのみ限定してイオ
ンを打込んだ層を有し、前記トランジスタのソース・ド
レイン領域のうちゲート電極に隣接する表面部分の不純
物濃度が他のソース・ドレイン領域の不純物濃度よりも
低いことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23931385A JPS62101074A (ja) | 1985-10-28 | 1985-10-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23931385A JPS62101074A (ja) | 1985-10-28 | 1985-10-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62101074A true JPS62101074A (ja) | 1987-05-11 |
Family
ID=17042854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23931385A Pending JPS62101074A (ja) | 1985-10-28 | 1985-10-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62101074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183852A (ja) * | 1988-01-19 | 1989-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
| US6479846B2 (en) | 2000-03-22 | 2002-11-12 | Ophir Rf, Inc. | Metal oxide semiconductor field effect transistor having a relatively high doped region in the channel for improved linearity |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
-
1985
- 1985-10-28 JP JP23931385A patent/JPS62101074A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01183852A (ja) * | 1988-01-19 | 1989-07-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US5239195A (en) * | 1990-05-17 | 1993-08-24 | Hello S.A. | Mos transistor with high threshold voltage |
| US6479846B2 (en) | 2000-03-22 | 2002-11-12 | Ophir Rf, Inc. | Metal oxide semiconductor field effect transistor having a relatively high doped region in the channel for improved linearity |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
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