JPH0897411A - 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 - Google Patents
横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
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- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Abstract
(57)【要約】
【目的】横型トレンチＭＯＳＦＥＴの耐圧・オン抵抗の
トレードオフ特性を向上させる。 【構成】横型ＭＯＳＦＥＴのｎドレインドリフト領域４
内に表面からトレンチ３を設けることによって、ドレイ
ンドリフト長を確保し、高耐圧化が図れる。また、ｎド
レインドリフト領域４のｎソース領域９側の端で、オン
時に電流経路が狭まらないため、オン抵抗が小さくでき
る。更にドレインドリフト長を保ったまま、ｎドレイン
ドリフト領域４を短縮できるため、同じ耐圧クラスの横
型ＤＭＯＳＦＥＴに比べ、チップサイズを小さくでき、
高集積化できる。トレンチ３内に絶縁膜５或いは半絶縁
膜を充填すれば、より高耐圧化が可能である。ゲート電
極７をトレンチ３の上まで伸長することも高耐圧化に有
効である。
トレードオフ特性を向上させる。 【構成】横型ＭＯＳＦＥＴのｎドレインドリフト領域４
内に表面からトレンチ３を設けることによって、ドレイ
ンドリフト長を確保し、高耐圧化が図れる。また、ｎド
レインドリフト領域４のｎソース領域９側の端で、オン
時に電流経路が狭まらないため、オン抵抗が小さくでき
る。更にドレインドリフト長を保ったまま、ｎドレイン
ドリフト領域４を短縮できるため、同じ耐圧クラスの横
型ＤＭＯＳＦＥＴに比べ、チップサイズを小さくでき、
高集積化できる。トレンチ３内に絶縁膜５或いは半絶縁
膜を充填すれば、より高耐圧化が可能である。ゲート電
極７をトレンチ３の上まで伸長することも高耐圧化に有
効である。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチを有する高耐
圧・低オン抵抗の横型ＭＯＳＦＥＴ（金属−酸化膜−半
導体構造の電界効果トランジスタ）に関し、例えば個別
素子として或いは電源用ＩＣ、モータ駆動用ＩＣ、液晶
駆動用ＩＣ等に利用される。
圧・低オン抵抗の横型ＭＯＳＦＥＴ（金属−酸化膜−半
導体構造の電界効果トランジスタ）に関し、例えば個別
素子として或いは電源用ＩＣ、モータ駆動用ＩＣ、液晶
駆動用ＩＣ等に利用される。
【０００２】
【従来の技術】トレンチ構造を有する横型ＭＯＳＦＥＴ
について、発明者は現在２つの報告を確認している。第
一の例は、特開平６−９７４５０号公報に記載のトップ
・ドレイン・トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトラン
ジスタ構造体である。このデバイスは、トレンチの一方
の側面にソース、ベース拡散層を形成し、その表面は薄
いゲート酸化膜で被覆し、このトレンチ内にゲート電極
を埋め込んでいる。また、他方の側面はドレインドリフ
ト層が形成され、その表面は厚い酸化膜で被覆されてい
る。第二の例のトレンチ構造を用いた横型ＭＯＳＦＥＴ
は、ＴＤＤ（トレンチドレイン二重拡散）ＭＯＳＦＥＴ
構造（酒井他：電気学会研究報告ＥＤＤ−９２−９２）
である。図１３に、その断面図を示す。ｎ+ サブストレ
ート上にｎ型半導体層１６を積層したエピタキシャル基
板１６の表面層にｐベース領域８とｎソース領域９とが
二重拡散により、セルフアラインで形成され、ドレイン
領域にはトレンチ３が掘られ、そのトレンチ３の内壁か
らｎドレイン領域１１を拡散した後、トレンチ３の内面
にドレイン電極１５を形成している。ｎソース領域９
と、ｎ型半導体層とに挟まれたｐベース領域８の表面上
にゲート酸化膜６を介して設けられたゲート電極７に、
正の電圧を印加することによって、ｎソース領域９上に
設けられたソース電極１４とドレイン電極１５との間が
導通する。
について、発明者は現在２つの報告を確認している。第
一の例は、特開平６−９７４５０号公報に記載のトップ
・ドレイン・トレンチ形ＲＥＳＵＲＦ ＤＭＯＳトラン
ジスタ構造体である。このデバイスは、トレンチの一方
の側面にソース、ベース拡散層を形成し、その表面は薄
いゲート酸化膜で被覆し、このトレンチ内にゲート電極
を埋め込んでいる。また、他方の側面はドレインドリフ
ト層が形成され、その表面は厚い酸化膜で被覆されてい
る。第二の例のトレンチ構造を用いた横型ＭＯＳＦＥＴ
は、ＴＤＤ（トレンチドレイン二重拡散）ＭＯＳＦＥＴ
構造（酒井他：電気学会研究報告ＥＤＤ−９２−９２）
である。図１３に、その断面図を示す。ｎ+ サブストレ
ート上にｎ型半導体層１６を積層したエピタキシャル基
板１６の表面層にｐベース領域８とｎソース領域９とが
二重拡散により、セルフアラインで形成され、ドレイン
領域にはトレンチ３が掘られ、そのトレンチ３の内壁か
らｎドレイン領域１１を拡散した後、トレンチ３の内面
にドレイン電極１５を形成している。ｎソース領域９
と、ｎ型半導体層とに挟まれたｐベース領域８の表面上
にゲート酸化膜６を介して設けられたゲート電極７に、
正の電圧を印加することによって、ｎソース領域９上に
設けられたソース電極１４とドレイン電極１５との間が
導通する。
【０００３】
【発明が解決しようとする課題】上記の第一の例のデバ
イス構造では、デバイス一個当たりの寸法であるデバイ
スセルピッチは確かに小さくなるが、一つのトレンチ内
に左右２種類の酸化膜を形成しなければならず、プロセ
ス的に非常に複雑なものとなる。また、第二の例の構造
ではトレンチを掘ることにより、ドレインコンタクト抵
抗を低減することを目的としているが、報文でも述べて
いるように、最大５％しかオン抵抗を低減できていな
い。
イス構造では、デバイス一個当たりの寸法であるデバイ
スセルピッチは確かに小さくなるが、一つのトレンチ内
に左右２種類の酸化膜を形成しなければならず、プロセ
ス的に非常に複雑なものとなる。また、第二の例の構造
ではトレンチを掘ることにより、ドレインコンタクト抵
抗を低減することを目的としているが、報文でも述べて
いるように、最大５％しかオン抵抗を低減できていな
い。
【０００４】本発明は前記のような複雑なプロセスを用
いずに、通常のＢｉ−ＣＤＭＯＳプロセスにトレンチ工
程を追加するだけで、デバイスの耐圧とオン抵抗のトレ
ードオフ特性を改善した横型高耐圧ＭＯＳＦＥＴを提供
することを目的とする。
いずに、通常のＢｉ−ＣＤＭＯＳプロセスにトレンチ工
程を追加するだけで、デバイスの耐圧とオン抵抗のトレ
ードオフ特性を改善した横型高耐圧ＭＯＳＦＥＴを提供
することを目的とする。
【０００５】
【課題を解決するための手段】上記の課題解決のため、
本発明の横型高耐圧トレンチＭＯＳＦＥＴは、第一導電
型半導体層の表面層の一部に互いに離れて形成された第
二導電型ソース領域、第二導電型ドレインドリフト領域
と、その第二導電型ドレインドリフト領域の表面層に表
面から形成したトレンチと、そのトレンチの第二導電型
ソース領域と反対側の第一導電型半導体層の表面層に第
二導電型ドレインドリフト領域と一部重複して形成され
た第二導電型ドレイン領域と、第一導電型半導体層の表
面露出部の表面上にゲート酸化膜を介して設けられたゲ
ート電極と、第二導電型ソース領域の表面上および第二
導電型ドレイン領域の表面上にそれぞれ設けられたソー
ス電極、ドレイン電極を有するものとする。
本発明の横型高耐圧トレンチＭＯＳＦＥＴは、第一導電
型半導体層の表面層の一部に互いに離れて形成された第
二導電型ソース領域、第二導電型ドレインドリフト領域
と、その第二導電型ドレインドリフト領域の表面層に表
面から形成したトレンチと、そのトレンチの第二導電型
ソース領域と反対側の第一導電型半導体層の表面層に第
二導電型ドレインドリフト領域と一部重複して形成され
た第二導電型ドレイン領域と、第一導電型半導体層の表
面露出部の表面上にゲート酸化膜を介して設けられたゲ
ート電極と、第二導電型ソース領域の表面上および第二
導電型ドレイン領域の表面上にそれぞれ設けられたソー
ス電極、ドレイン電極を有するものとする。
【０００６】また、第一導電型半導体層の表面層の一部
に形成された第一導電型ベース領域と、その表面層の一
部にセルフアラインに形成された第二導電型ソース領域
と、第一導電型半導体層の表面層の一部に形成された第
二導電型ドレインドリフト領域と、その第二導電型ドレ
インドリフト領域の表面層に表面から形成したトレンチ
と、そのトレンチの第一導電型ベース領域と反対側の第
一導電型半導体層の表面層に第二導電型ドレインドリフ
ト領域と一部重複して形成された第二導電型ドレイン領
域と、第一導電型ベース領域の表面露出部の表面上にゲ
ート酸化膜を介して設けられたゲート電極と、第二導電
型ソース領域の表面上および第二導電型ドレイン領域の
表面上にそれぞれ設けられたソース電極、ドレイン電極
を有するもの、或いは第二導電型半導体層の表面層の一
部に形成された第一導電型ベース領域と、その第一導電
型ベース領域の表面層の一部にセルフアラインに形成さ
れた第二導電型ソース領域と、第二導電型半導体層の表
面層の一部に形成された第二導電型ドレインドリフト領
域と、その第二導電型ドレインドリフト領域の表面層に
表面から形成したトレンチと、そのトレンチの第一導電
型ベース領域と反対側の第二導電型半導体層の表面層に
第二導電型ドレインドリフト領域と一部重複して形成さ
れた第二導電型ドレイン領域と、第一導電型ベース領域
の表面露出部の表面上にゲート酸化膜を介して設けられ
たゲート電極と、第二導電型ソース領域の表面上および
第二導電型ドレイン領域の表面上にそれぞれ設けられた
ソース電極、ドレイン電極を有するものでもよい。
に形成された第一導電型ベース領域と、その表面層の一
部にセルフアラインに形成された第二導電型ソース領域
と、第一導電型半導体層の表面層の一部に形成された第
二導電型ドレインドリフト領域と、その第二導電型ドレ
インドリフト領域の表面層に表面から形成したトレンチ
と、そのトレンチの第一導電型ベース領域と反対側の第
一導電型半導体層の表面層に第二導電型ドレインドリフ
ト領域と一部重複して形成された第二導電型ドレイン領
域と、第一導電型ベース領域の表面露出部の表面上にゲ
ート酸化膜を介して設けられたゲート電極と、第二導電
型ソース領域の表面上および第二導電型ドレイン領域の
表面上にそれぞれ設けられたソース電極、ドレイン電極
を有するもの、或いは第二導電型半導体層の表面層の一
部に形成された第一導電型ベース領域と、その第一導電
型ベース領域の表面層の一部にセルフアラインに形成さ
れた第二導電型ソース領域と、第二導電型半導体層の表
面層の一部に形成された第二導電型ドレインドリフト領
域と、その第二導電型ドレインドリフト領域の表面層に
表面から形成したトレンチと、そのトレンチの第一導電
型ベース領域と反対側の第二導電型半導体層の表面層に
第二導電型ドレインドリフト領域と一部重複して形成さ
れた第二導電型ドレイン領域と、第一導電型ベース領域
の表面露出部の表面上にゲート酸化膜を介して設けられ
たゲート電極と、第二導電型ソース領域の表面上および
第二導電型ドレイン領域の表面上にそれぞれ設けられた
ソース電極、ドレイン電極を有するものでもよい。
【０００７】そして、第二導電型ソース領域とトレンチ
とに挟まれたゲート電極直下の半導体層の表面層に第一
導電型チャネル領域を有するものがよい。トレンチ内に
は、絶縁膜または半絶縁膜を充填するものとする。特
に、ゲート電極がトレンチ上に伸長されていることがよ
い。トレンチの幅より深さが深くすることができ、ま
た、トレンチと第二導電型ドレインドリフト領域を複数
個直列に形成することもできる。
とに挟まれたゲート電極直下の半導体層の表面層に第一
導電型チャネル領域を有するものがよい。トレンチ内に
は、絶縁膜または半絶縁膜を充填するものとする。特
に、ゲート電極がトレンチ上に伸長されていることがよ
い。トレンチの幅より深さが深くすることができ、ま
た、トレンチと第二導電型ドレインドリフト領域を複数
個直列に形成することもできる。
【０００８】上記の横型高耐圧ＭＯＳＦＥＴの製造方法
としては、半導体層の表面層の一部にトレンチを形成
後、そのトレンチ内に不純物を含んだ多結晶シリコンを
堆積し、その多結晶シリコンからの不純物の拡散により
第二導電型ドレインドリフト領域を形成するものとす
る。半導体層の表面層の一部にトレンチを形成後、その
トレンチの内面に斜め方向からの不純物イオンの注入と
その後の熱処理により第二導電型ドレインドリフト領域
を形成することもできる。
としては、半導体層の表面層の一部にトレンチを形成
後、そのトレンチ内に不純物を含んだ多結晶シリコンを
堆積し、その多結晶シリコンからの不純物の拡散により
第二導電型ドレインドリフト領域を形成するものとす
る。半導体層の表面層の一部にトレンチを形成後、その
トレンチの内面に斜め方向からの不純物イオンの注入と
その後の熱処理により第二導電型ドレインドリフト領域
を形成することもできる。
【０００９】逆に、半導体層の表面層の一部に不純物の
導入とその後の熱処理により第二導電型ドレインドリフ
ト領域を形成後、その第二導電型ドレインドリフト領域
の表面層の一部にトレンチを形成することもできる。
導入とその後の熱処理により第二導電型ドレインドリフ
ト領域を形成後、その第二導電型ドレインドリフト領域
の表面層の一部にトレンチを形成することもできる。
【００１０】
【作用】上記の手段を講じ、第二導電型ドレインドリフ
ト領域の表面層に表面からトレンチを形成することによ
り、ドレインドリフト領域を大きくせずにドリフト長を
長くでき、高耐圧化が図れる。またこの横型トレンチＭ
ＯＳＦＥＴでは、従来の横型ＭＯＳＦＥＴのようなＪＦ
ＥＴによる電流経路の縮小がなく、オン抵抗が小さくな
る。その結果、耐圧・オン抵抗のトレードオフ特性が大
幅に改善される。
ト領域の表面層に表面からトレンチを形成することによ
り、ドレインドリフト領域を大きくせずにドリフト長を
長くでき、高耐圧化が図れる。またこの横型トレンチＭ
ＯＳＦＥＴでは、従来の横型ＭＯＳＦＥＴのようなＪＦ
ＥＴによる電流経路の縮小がなく、オン抵抗が小さくな
る。その結果、耐圧・オン抵抗のトレードオフ特性が大
幅に改善される。
【００１１】逆に言うと、ドリフト長を実質的に減らさ
ずにドレインドリフト領域を短縮でき、デバイスセルピ
ッチを大幅に減少させることができる。第二導電型ソー
ス領域が、第一導電型ベース領域とセルフアラインに形
成されたもの、第一導電型ベース領域が第二導電型ウェ
ル領域の表面層に形成されたものにおいても同様であ
る。
ずにドレインドリフト領域を短縮でき、デバイスセルピ
ッチを大幅に減少させることができる。第二導電型ソー
ス領域が、第一導電型ベース領域とセルフアラインに形
成されたもの、第一導電型ベース領域が第二導電型ウェ
ル領域の表面層に形成されたものにおいても同様であ
る。
【００１２】そして、第二導電型ソース領域とトレンチ
とに挟まれたゲート電極直下の半導体層の表面層に第一
導電型チャネル領域を有するものとすれば、しきい値制
御に有効であり、かつ第二導電型ドレインドリフト領域
の空乏化が促進される。トレンチ内に、絶縁膜または半
絶縁膜を充填されていれば、電位分布の均等化に有効
で、高耐圧化につながる。
とに挟まれたゲート電極直下の半導体層の表面層に第一
導電型チャネル領域を有するものとすれば、しきい値制
御に有効であり、かつ第二導電型ドレインドリフト領域
の空乏化が促進される。トレンチ内に、絶縁膜または半
絶縁膜を充填されていれば、電位分布の均等化に有効
で、高耐圧化につながる。
【００１３】特に、ゲート電極がトレンチ上に伸長され
ていれば、フィールドプレート効果により、高耐圧化に
貢献する。トレンチの幅より深さを深くし、或いはトレ
ンチと第二導電型ドレインドリフト領域を複数個直列に
形成すれば、ドレインドリフト長が増加し、高耐圧化に
有効である。
ていれば、フィールドプレート効果により、高耐圧化に
貢献する。トレンチの幅より深さを深くし、或いはトレ
ンチと第二導電型ドレインドリフト領域を複数個直列に
形成すれば、ドレインドリフト長が増加し、高耐圧化に
有効である。
【００１４】上記の横型高耐圧ＭＯＳＦＥＴの製造方法
としては、半導体層の表面層の一部にトレンチを形成
後、そのトレンチ内に不純物を含んだ多結晶シリコンを
堆積し、その多結晶シリコンからの不純物の拡散により
第二導電型ドレインドリフト領域を形成する方法、半導
体層の表面層の一部にトレンチを形成後、そのトレンチ
の内面に斜め方向からの不純物イオンの注入とその後の
熱処理により第二導電型ドレインドリフト領域を形成す
る方法、逆に、半導体層の表面層の一部に不純物の導入
とその後の熱処理により第二導電型ドレインドリフト領
域を形成後、第二導電型ドレインドリフト領域の表面層
の一部にトレンチを形成する方法のいずれの方法を用い
ても、トレンチ形成の工程数以外は工程数の増加は僅か
で、確実にドレイン度リフト領域の形成ができる。
としては、半導体層の表面層の一部にトレンチを形成
後、そのトレンチ内に不純物を含んだ多結晶シリコンを
堆積し、その多結晶シリコンからの不純物の拡散により
第二導電型ドレインドリフト領域を形成する方法、半導
体層の表面層の一部にトレンチを形成後、そのトレンチ
の内面に斜め方向からの不純物イオンの注入とその後の
熱処理により第二導電型ドレインドリフト領域を形成す
る方法、逆に、半導体層の表面層の一部に不純物の導入
とその後の熱処理により第二導電型ドレインドリフト領
域を形成後、第二導電型ドレインドリフト領域の表面層
の一部にトレンチを形成する方法のいずれの方法を用い
ても、トレンチ形成の工程数以外は工程数の増加は僅か
で、確実にドレイン度リフト領域の形成ができる。
【００１５】
【実施例】以下に図面を参照しながら、本発明の実施例
について詳しく説明する。図１に第一の実施例の横型ト
レンチＭＯＳＦＥＴの要部断面図を示す。比抵抗が１
２．５Ωｃｍのｐ型基板１の表面層にロジック部のｐウ
ェルと共通のディメンションのｐウェル領域２が形成さ
れている。このｐウェル領域２の表面濃度は１×１０ 16
ｃｍ-3、拡散深さ（ｘｊ）は３μｍである。そのｐウェ
ル領域２の表面層に、ｐベース領域８とｎソース領域９
とが二重拡散により、セルフアラインで形成されてい
る。ｐウェル領域２の表面層に、ｐベース領域８から少
し離して、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面にｎドレインドリ
フト領域４が形成され、内部には、例えば酸化膜の絶縁
膜５が充填されている。トレンチ３の側面、底面は均等
に表面濃度９×１０16ｃｍ-3、ｘｊは約１．０μｍ程度
に拡散している。ｎソース領域９からトレンチ３上に
０．５μｍ張り出して、基板１の表面上に、ゲート酸化
膜６を介してポリシリコンからなるゲート電極７が設け
られている。ゲート電極７直下のｐベース領域８および
ｎドレインドリフト領域４の表面層にはｐチャネル領域
１０が形成されている。ｐチャネル領域１０は、ゲート
電極７直下の半導体層表面の不純物濃度を調整して、Ｍ
ＯＳＦＥＴのしきい値電圧を制御するのに用いられる
が、場合によっては形成しないこともある。トレンチ３
のｐベース領域８と反対側のｐウェル領域２の表面層に
は、ｎドレイン領域１１が形成され、ドレイン電極１５
が接触している。ｎソース領域９の表面上にはソース電
極１４が接触している。
について詳しく説明する。図１に第一の実施例の横型ト
レンチＭＯＳＦＥＴの要部断面図を示す。比抵抗が１
２．５Ωｃｍのｐ型基板１の表面層にロジック部のｐウ
ェルと共通のディメンションのｐウェル領域２が形成さ
れている。このｐウェル領域２の表面濃度は１×１０ 16
ｃｍ-3、拡散深さ（ｘｊ）は３μｍである。そのｐウェ
ル領域２の表面層に、ｐベース領域８とｎソース領域９
とが二重拡散により、セルフアラインで形成されてい
る。ｐウェル領域２の表面層に、ｐベース領域８から少
し離して、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面にｎドレインドリ
フト領域４が形成され、内部には、例えば酸化膜の絶縁
膜５が充填されている。トレンチ３の側面、底面は均等
に表面濃度９×１０16ｃｍ-3、ｘｊは約１．０μｍ程度
に拡散している。ｎソース領域９からトレンチ３上に
０．５μｍ張り出して、基板１の表面上に、ゲート酸化
膜６を介してポリシリコンからなるゲート電極７が設け
られている。ゲート電極７直下のｐベース領域８および
ｎドレインドリフト領域４の表面層にはｐチャネル領域
１０が形成されている。ｐチャネル領域１０は、ゲート
電極７直下の半導体層表面の不純物濃度を調整して、Ｍ
ＯＳＦＥＴのしきい値電圧を制御するのに用いられる
が、場合によっては形成しないこともある。トレンチ３
のｐベース領域８と反対側のｐウェル領域２の表面層に
は、ｎドレイン領域１１が形成され、ドレイン電極１５
が接触している。ｎソース領域９の表面上にはソース電
極１４が接触している。
【００１６】本構造での横型高耐圧トレンチＭＯＳＦＥ
Ｔのソース・ドレイン耐圧は１００Ｖを達成した。ｎド
レインドリフト領域４のｎソース領域９に近い側は、ゲ
ート電極７のフィールドプレート効果、ｐベース領域
８、ｐチャネル領域１０内のアクセプタ形成型不純物に
より空乏化が促進され、また、そうでないｎドレインド
リフト領域４もｐウェル領域２内のアクセプタによって
空乏化が促進されているため高耐圧化が実現できたもの
と思われる。
Ｔのソース・ドレイン耐圧は１００Ｖを達成した。ｎド
レインドリフト領域４のｎソース領域９に近い側は、ゲ
ート電極７のフィールドプレート効果、ｐベース領域
８、ｐチャネル領域１０内のアクセプタ形成型不純物に
より空乏化が促進され、また、そうでないｎドレインド
リフト領域４もｐウェル領域２内のアクセプタによって
空乏化が促進されているため高耐圧化が実現できたもの
と思われる。
【００１７】図２は、本デバイス構造におけるオフ時の
ポテンシャル分布をシミュレーションした結果である。
ソース・ドレイン間には、１００Ｖの電圧が印加されて
いる。１０Ｖ毎に示した等電位線が、ｐウェル領域２、
ｎドレインドリフト領域４および絶縁膜５内に均等に分
布していることがわかる。次にオン特性については、ゲ
ート電圧５Ｖ、ドレイン電圧０．１Ｖにおいて、単位面
積当たりのオン抵抗（ＲｏｎＡ）は０．０８Ωmm2 であ
り、同等の耐圧を有する通常の横型ＤＭＯＳＦＥＴに比
べ、オン抵抗を約１／２に低減した。
ポテンシャル分布をシミュレーションした結果である。
ソース・ドレイン間には、１００Ｖの電圧が印加されて
いる。１０Ｖ毎に示した等電位線が、ｐウェル領域２、
ｎドレインドリフト領域４および絶縁膜５内に均等に分
布していることがわかる。次にオン特性については、ゲ
ート電圧５Ｖ、ドレイン電圧０．１Ｖにおいて、単位面
積当たりのオン抵抗（ＲｏｎＡ）は０．０８Ωmm2 であ
り、同等の耐圧を有する通常の横型ＤＭＯＳＦＥＴに比
べ、オン抵抗を約１／２に低減した。
【００１８】図３（ａ）および（ｂ）に、本発明の構造
と通常の横型ＤＭＯＳＦＥＴとの断面を比較して示す。
いずれの図においても、１はｐ型基板、２はｐウェル領
域、４はｎドレインドリフト領域、６はゲート酸化膜、
７はゲート電極、８はｐベース領域、９はｎソース領
域、１０はｐチャネル領域、１１はｎドレイン領域であ
る。図３（ｂ）のように通常の横型ＤＭＯＳＦＥＴで
は、厚いＬＯＣＯＳ酸化膜２０の下のドレインドリフト
長Ａ’Ｂ’が３μｍであるのに対して、図３（ａ）の横
型高耐圧トレンチＭＯＳＦＥＴでは、トレンチ３の側
面、底面にｎドレインドリフト領域４を形成し、トレン
チ３の内面に沿って、ドレインドリフト長をＡＢ＋ＢＣ
＋ＢＤ＝３μｍに保つことにより、デバイスセルピッチ
は７．８μｍから４．９μｍに減少できる。また、ｎド
レインドリフト領域４のソース領域側の端部において、
図３（ｂ）の通常の横型ＤＭＯＳＦＥＴではＪＦＥＴ構
造となっているため、オン時に空乏層による電流経路の
縮小が生じてしまうのに対し、図３（ａ）の横型高耐圧
トレンチＭＯＳＦＥＴでは、トレンチ３の側面から横方
向への拡散となり、ソース領域側端部の電流経路が十分
に確保されていることにより、低オン抵抗になるもので
ある。
と通常の横型ＤＭＯＳＦＥＴとの断面を比較して示す。
いずれの図においても、１はｐ型基板、２はｐウェル領
域、４はｎドレインドリフト領域、６はゲート酸化膜、
７はゲート電極、８はｐベース領域、９はｎソース領
域、１０はｐチャネル領域、１１はｎドレイン領域であ
る。図３（ｂ）のように通常の横型ＤＭＯＳＦＥＴで
は、厚いＬＯＣＯＳ酸化膜２０の下のドレインドリフト
長Ａ’Ｂ’が３μｍであるのに対して、図３（ａ）の横
型高耐圧トレンチＭＯＳＦＥＴでは、トレンチ３の側
面、底面にｎドレインドリフト領域４を形成し、トレン
チ３の内面に沿って、ドレインドリフト長をＡＢ＋ＢＣ
＋ＢＤ＝３μｍに保つことにより、デバイスセルピッチ
は７．８μｍから４．９μｍに減少できる。また、ｎド
レインドリフト領域４のソース領域側の端部において、
図３（ｂ）の通常の横型ＤＭＯＳＦＥＴではＪＦＥＴ構
造となっているため、オン時に空乏層による電流経路の
縮小が生じてしまうのに対し、図３（ａ）の横型高耐圧
トレンチＭＯＳＦＥＴでは、トレンチ３の側面から横方
向への拡散となり、ソース領域側端部の電流経路が十分
に確保されていることにより、低オン抵抗になるもので
ある。
【００１９】図１の横型高耐圧トレンチＭＯＳＦＥＴの
製造方法を次に述べる。比抵抗が１２．５Ωｃｍのｐ型
基板１の表面層にロジック部のｐウェルと共通のディメ
ンションのｐウェル領域２を形成する。このｐウェル領
域２の表面濃度は１×１０16ｃｍ-3、拡散深さ（ｘｊ）
は３μｍである。そのｐウェル領域２の表面層にフォト
エッチング技術により、幅１μｍ、深さ１μｍのトレン
チ３を形成し、ｎ型ドープドポリシリコンを堆積後、熱
処理をしてドープドポリシリコン中のｎ型不純物をトレ
ンチ３の内面から拡散させ、トレンチ３の側面、底面に
均等に表面濃度９×１０16ｃｍ-3、ｘｊが約１．０μｍ
程度のｎドレインドリフト領域４を形成する。その後ポ
リシリコンをエッチング除去し、トレンチ３内に酸化膜
５を堆積する。後にｐベース領域８を形成する部分から
トレンチ３にかけてｐチャネル領域１０を形成し、次に
厚さ２０ｎｍのゲート酸化膜６を形成し、その上にポリ
シリコンを堆積しフォトエツチング技術によりゲート電
極７を形成する。このゲート電極７のドレイン側の端は
トレンチ上に０．５μｍ張り出して形成する。ゲート電
極７のもう一方の端部によるセルフアラインで、ｐウェ
ル領域２の表面層にｐベース領域８、ｎソース領域９を
形成する。ｎソース領域９と同時にトレンチ３の反対側
のｐウェル領域２の表面層にｎドレイン領域１１を形成
する。場合によっては、別々に形成してもよい。最後
に、ｎソース領域９の表面上にソース電極１４、ｎドレ
イン領域１１の表面上にドレイン電極１５を設ける。従
来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ３の形
成工程および絶縁膜５の充填工程が増えるだけで、特に
困難な工程は無い。
製造方法を次に述べる。比抵抗が１２．５Ωｃｍのｐ型
基板１の表面層にロジック部のｐウェルと共通のディメ
ンションのｐウェル領域２を形成する。このｐウェル領
域２の表面濃度は１×１０16ｃｍ-3、拡散深さ（ｘｊ）
は３μｍである。そのｐウェル領域２の表面層にフォト
エッチング技術により、幅１μｍ、深さ１μｍのトレン
チ３を形成し、ｎ型ドープドポリシリコンを堆積後、熱
処理をしてドープドポリシリコン中のｎ型不純物をトレ
ンチ３の内面から拡散させ、トレンチ３の側面、底面に
均等に表面濃度９×１０16ｃｍ-3、ｘｊが約１．０μｍ
程度のｎドレインドリフト領域４を形成する。その後ポ
リシリコンをエッチング除去し、トレンチ３内に酸化膜
５を堆積する。後にｐベース領域８を形成する部分から
トレンチ３にかけてｐチャネル領域１０を形成し、次に
厚さ２０ｎｍのゲート酸化膜６を形成し、その上にポリ
シリコンを堆積しフォトエツチング技術によりゲート電
極７を形成する。このゲート電極７のドレイン側の端は
トレンチ上に０．５μｍ張り出して形成する。ゲート電
極７のもう一方の端部によるセルフアラインで、ｐウェ
ル領域２の表面層にｐベース領域８、ｎソース領域９を
形成する。ｎソース領域９と同時にトレンチ３の反対側
のｐウェル領域２の表面層にｎドレイン領域１１を形成
する。場合によっては、別々に形成してもよい。最後
に、ｎソース領域９の表面上にソース電極１４、ｎドレ
イン領域１１の表面上にドレイン電極１５を設ける。従
来の横型ＤＭＯＳＦＥＴの製造工程に、トレンチ３の形
成工程および絶縁膜５の充填工程が増えるだけで、特に
困難な工程は無い。
【００２０】図４に本発明第二の実施例の横型トレンチ
ＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の表面層
にｐウェル領域２が形成され、そのｐウェル領域２の表
面層に、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面に沿ってｎドレイ
ンドリフト領域４が形成され、トレンチ３の内部には、
絶縁膜５が充填されている。図１の第一の実施例との違
いは、ｐベース領域８がないことである。ｎソース領域
９の上からトレンチ３上に０．５μｍ張り出して、半導
体層の表面上に、ゲート酸化膜６を介してポリシリコン
からなるゲート電極７が設けられていることは同じであ
る。この横型高耐圧トレンチＭＯＳＦＥＴにおいても、
ｐウェル領域２およびｐチャネル領域１０の不純物濃度
と拡散深さとを適当な値に選ぶことにより、第一の実施
例と同様の高耐圧、低オン電圧が得られる。
ＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の表面層
にｐウェル領域２が形成され、そのｐウェル領域２の表
面層に、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面に沿ってｎドレイ
ンドリフト領域４が形成され、トレンチ３の内部には、
絶縁膜５が充填されている。図１の第一の実施例との違
いは、ｐベース領域８がないことである。ｎソース領域
９の上からトレンチ３上に０．５μｍ張り出して、半導
体層の表面上に、ゲート酸化膜６を介してポリシリコン
からなるゲート電極７が設けられていることは同じであ
る。この横型高耐圧トレンチＭＯＳＦＥＴにおいても、
ｐウェル領域２およびｐチャネル領域１０の不純物濃度
と拡散深さとを適当な値に選ぶことにより、第一の実施
例と同様の高耐圧、低オン電圧が得られる。
【００２１】図５に本発明第三の実施例の横型トレンチ
ＭＯＳＦＥＴの要部断面図を示す。比抵抗が１２．５Ω
ｃｍのｐ型基板１の表面層にロジック部のｎウェルと共
通のディメンションのｎウェル領域２２が形成されてい
る。このｎウェル領域２２の表面濃度は３×１０16ｃｍ
-3、拡散深さ（ｘｊ）は４μｍである。そのｎウェル領
域２２の表面層に、ｐベース領域８とｎソース領域９と
が二重拡散により、セルフアラインで形成されている。
ｎウェル領域２２の表面層に、ｐベース領域８から少し
離して、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面に沿ってｎドレイ
ンドリフト領域４が形成され、トレンチ３の内部には、
絶縁膜５が充填されている。トレンチ３の側面、底面は
均等に表面濃度９×１０16ｃｍ-3、ｘｊは約１．０μｍ
程度に拡散している。ｎソース領域９からトレンチ３上
に０．５μｍ張り出して、ｐベース領域８およびｎドレ
インドリフト領域４の表面上に、ゲート酸化膜６を介し
てポリシリコンからなるゲート電極７が設けられてい
る。ゲート電極７直下のｐベース領域８およびｎドレイ
ンドリフト領域４の表面層にはｐチャネル領域１０が形
成されている。トレンチ３のｐベース領域８と反対側の
ｐウェル領域２の表面層には、ｎドレイン領域１１が形
成され、ドレイン電極１５が接触している。ｎソース領
域９の表面上にはソース電極１４が接触している。この
横型トレンチＭＯＳＦＥＴにおいても、ｐベース領域８
およびｐチャネル領域１０の不純物濃度と拡散深さとを
適当な値に選ぶことにより、第一の実施例と同様の高耐
圧、低オン電圧が得られる。
ＭＯＳＦＥＴの要部断面図を示す。比抵抗が１２．５Ω
ｃｍのｐ型基板１の表面層にロジック部のｎウェルと共
通のディメンションのｎウェル領域２２が形成されてい
る。このｎウェル領域２２の表面濃度は３×１０16ｃｍ
-3、拡散深さ（ｘｊ）は４μｍである。そのｎウェル領
域２２の表面層に、ｐベース領域８とｎソース領域９と
が二重拡散により、セルフアラインで形成されている。
ｎウェル領域２２の表面層に、ｐベース領域８から少し
離して、幅１μｍ、深さ１μｍのトレンチ３が形成さ
れ、そのトレンチ３の側面および底面に沿ってｎドレイ
ンドリフト領域４が形成され、トレンチ３の内部には、
絶縁膜５が充填されている。トレンチ３の側面、底面は
均等に表面濃度９×１０16ｃｍ-3、ｘｊは約１．０μｍ
程度に拡散している。ｎソース領域９からトレンチ３上
に０．５μｍ張り出して、ｐベース領域８およびｎドレ
インドリフト領域４の表面上に、ゲート酸化膜６を介し
てポリシリコンからなるゲート電極７が設けられてい
る。ゲート電極７直下のｐベース領域８およびｎドレイ
ンドリフト領域４の表面層にはｐチャネル領域１０が形
成されている。トレンチ３のｐベース領域８と反対側の
ｐウェル領域２の表面層には、ｎドレイン領域１１が形
成され、ドレイン電極１５が接触している。ｎソース領
域９の表面上にはソース電極１４が接触している。この
横型トレンチＭＯＳＦＥＴにおいても、ｐベース領域８
およびｐチャネル領域１０の不純物濃度と拡散深さとを
適当な値に選ぶことにより、第一の実施例と同様の高耐
圧、低オン電圧が得られる。
【００２２】図６に本発明第四の実施例の横型高耐圧ト
レンチＭＯＳＦＥＴの要部断面図を示す。比抵抗が１
２．５Ωｃｍのｐ型基板１上にロジック部のｎウェル領
域と共通のディメンションのｎウェル領域２２を形成す
る。このｎウェル領域２２の表面濃度は３×１０16ｃｍ
-3、ｘｊは４μｍである。ｎウェル領域２２の表面層に
幅１μｍ、深さ１μｍのトレンチ３を形成し、ｐ型ドー
プドポリシリコンを堆積後、熱処理によりＳｉ基板へ拡
散させる。このトレンチの側面、底面はｐ型ドープドポ
リシリコンを堆積後の熱処理により、均等に表面濃度１
×１０17ｃｍ-3、ｘｊは約１．０μｍ程度に拡散して、
ｐドレインドリフト領域２４を形成する。その後トレン
チ３内のドープドポリシリコンを除去し、トレンチ３内
に絶縁膜５を堆積する。次に２０ｎｍのゲート酸化膜６
を形成し、ゲート電極７を形成する。このゲート電極７
はポリシリコンであり、そのドレイン側の端はトレンチ
上に０．５μｍ張り出して形成する。ゲート電極７のも
う一方の端部によるセルフアラインで、ｎウェル領域２
２の表面層にｎベース領域２８、ｐソース領域２９を形
成する。その表面層にはしきい値電圧調整のためのｎチ
ャネル領域３０も形成されている。トレンチ３のｎベー
ス領域２８と反対側のｎウェル領域２２の表面層には、
ｐドレイン領域３１が形成され、ドレイン電極１５が接
触している。ｐソース領域２９の表面上にはソース電極
１４が接触している。本実施例は、ｐ型基板１以外図１
の第一の実施例と対称的な伝導型となっており、本実施
例においても第一の実施例と同様の理由で、耐圧とオン
抵抗のトレードオフは著しく向上できる。
レンチＭＯＳＦＥＴの要部断面図を示す。比抵抗が１
２．５Ωｃｍのｐ型基板１上にロジック部のｎウェル領
域と共通のディメンションのｎウェル領域２２を形成す
る。このｎウェル領域２２の表面濃度は３×１０16ｃｍ
-3、ｘｊは４μｍである。ｎウェル領域２２の表面層に
幅１μｍ、深さ１μｍのトレンチ３を形成し、ｐ型ドー
プドポリシリコンを堆積後、熱処理によりＳｉ基板へ拡
散させる。このトレンチの側面、底面はｐ型ドープドポ
リシリコンを堆積後の熱処理により、均等に表面濃度１
×１０17ｃｍ-3、ｘｊは約１．０μｍ程度に拡散して、
ｐドレインドリフト領域２４を形成する。その後トレン
チ３内のドープドポリシリコンを除去し、トレンチ３内
に絶縁膜５を堆積する。次に２０ｎｍのゲート酸化膜６
を形成し、ゲート電極７を形成する。このゲート電極７
はポリシリコンであり、そのドレイン側の端はトレンチ
上に０．５μｍ張り出して形成する。ゲート電極７のも
う一方の端部によるセルフアラインで、ｎウェル領域２
２の表面層にｎベース領域２８、ｐソース領域２９を形
成する。その表面層にはしきい値電圧調整のためのｎチ
ャネル領域３０も形成されている。トレンチ３のｎベー
ス領域２８と反対側のｎウェル領域２２の表面層には、
ｐドレイン領域３１が形成され、ドレイン電極１５が接
触している。ｐソース領域２９の表面上にはソース電極
１４が接触している。本実施例は、ｐ型基板１以外図１
の第一の実施例と対称的な伝導型となっており、本実施
例においても第一の実施例と同様の理由で、耐圧とオン
抵抗のトレードオフは著しく向上できる。
【００２３】図７に本発明第五の実施例の横型高耐圧ト
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ１μｍのトレンチ３が形
成され、そのトレンチ３の側面および底面にｎドレイン
ドリフト領域４が形成されている。図１の第一の実施例
との違いは、トレンチ３内部に高抵抗ポリシリコンの半
絶縁膜１７が充填されていることである。ｎソース領域
９からトレンチ３上に０．５μｍ張り出して、ｐベース
領域８およびｎドレインドリフト領域４の表面上に、ゲ
ート酸化膜６を介してポリシリコンからなるゲート電極
７が設けられていることは同じである。１０はｐチャネ
ル領域、１１はｎドレイン領域である。この横型トレン
チＭＯＳＦＥＴにおいては、トレンチ３内の半絶縁膜１
７に電界が均等に分布するので、高耐圧化が図れる。
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ１μｍのトレンチ３が形
成され、そのトレンチ３の側面および底面にｎドレイン
ドリフト領域４が形成されている。図１の第一の実施例
との違いは、トレンチ３内部に高抵抗ポリシリコンの半
絶縁膜１７が充填されていることである。ｎソース領域
９からトレンチ３上に０．５μｍ張り出して、ｐベース
領域８およびｎドレインドリフト領域４の表面上に、ゲ
ート酸化膜６を介してポリシリコンからなるゲート電極
７が設けられていることは同じである。１０はｐチャネ
ル領域、１１はｎドレイン領域である。この横型トレン
チＭＯＳＦＥＴにおいては、トレンチ３内の半絶縁膜１
７に電界が均等に分布するので、高耐圧化が図れる。
【００２４】図８に本発明第六の実施例の横型高耐圧ト
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ３μｍのトレンチ３が形
成され、そのトレンチ３の側面および底面に沿ってｎド
レインドリフト領域４が形成され、トレンチ３の内部に
は、絶縁膜５が充填されている。勿論この場合はｐウェ
ル領域２の拡散深さを４μｍ以上にする。図１の第一の
実施例との違いは、トレンチ３の深さが幅より深くなっ
ていることである。ｎソース領域９からトレンチ３上に
０．５μｍ張り出して、ｐベース領域８およびｎドレイ
ンドリフト領域４の表面上に、ゲート酸化膜６を介して
ポリシリコンからなるゲート電極７が設けられているこ
とは同じである。１０はｐチャネル領域、１１はｎドレ
イン領域である。この横型高耐圧トレンチＭＯＳＦＥＴ
においては、ドレインドリフト長が増加し、耐圧が向上
する。このとき、デバイスセルピッチは増加しないた
め、同じ耐圧クラスの横型ＤＭＯＳＦＥＴに比べ、大幅
なオン抵抗の低減が図れる。なお、この実施例では、図
１などの例と違って、ｐベース領域８とｎドレインドリ
フト領域４とが離れているが、このような構造も取りう
る。
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ３μｍのトレンチ３が形
成され、そのトレンチ３の側面および底面に沿ってｎド
レインドリフト領域４が形成され、トレンチ３の内部に
は、絶縁膜５が充填されている。勿論この場合はｐウェ
ル領域２の拡散深さを４μｍ以上にする。図１の第一の
実施例との違いは、トレンチ３の深さが幅より深くなっ
ていることである。ｎソース領域９からトレンチ３上に
０．５μｍ張り出して、ｐベース領域８およびｎドレイ
ンドリフト領域４の表面上に、ゲート酸化膜６を介して
ポリシリコンからなるゲート電極７が設けられているこ
とは同じである。１０はｐチャネル領域、１１はｎドレ
イン領域である。この横型高耐圧トレンチＭＯＳＦＥＴ
においては、ドレインドリフト長が増加し、耐圧が向上
する。このとき、デバイスセルピッチは増加しないた
め、同じ耐圧クラスの横型ＤＭＯＳＦＥＴに比べ、大幅
なオン抵抗の低減が図れる。なお、この実施例では、図
１などの例と違って、ｐベース領域８とｎドレインドリ
フト領域４とが離れているが、このような構造も取りう
る。
【００２５】図９に本発明第七の実施例の横型高耐圧ト
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ１μｍのトレンチ３が三
個形成され、そのトレンチ３の側面および底面に沿って
ｎドレインドリフト領域４が直列に接続している。トレ
ンチ３の内部には、絶縁膜５が充填されている。図１の
第一の実施例との違いは、トレンチ３の数が増えている
ことである。ｎソース領域９からトレンチ３上に０．５
μｍ張り出して、ｐベース領域８およびｎドレインドリ
フト領域４の表面上に、ゲート酸化膜６を介してポリシ
リコンからなるゲート電極７が設けられていることは同
じである。１０はｐチャネル領域、１１はｎドレイン領
域である。この横型トレンチＭＯＳＦＥＴにおいては、
ｎドレインドリフト長が３倍になり、耐圧が向上する。
また、この時デバイスセルピッチは同じ耐圧クラスの横
型ＤＭＯＳＦＥＴに比べ十分小さくできるため、オン抵
抗の低減が図れる。
レンチＭＯＳＦＥＴの要部断面図を示す。ｐ型基板１の
表面層にｐウェル領域２が形成され、そのｐウェル領域
２の表面層に、幅１μｍ、深さ１μｍのトレンチ３が三
個形成され、そのトレンチ３の側面および底面に沿って
ｎドレインドリフト領域４が直列に接続している。トレ
ンチ３の内部には、絶縁膜５が充填されている。図１の
第一の実施例との違いは、トレンチ３の数が増えている
ことである。ｎソース領域９からトレンチ３上に０．５
μｍ張り出して、ｐベース領域８およびｎドレインドリ
フト領域４の表面上に、ゲート酸化膜６を介してポリシ
リコンからなるゲート電極７が設けられていることは同
じである。１０はｐチャネル領域、１１はｎドレイン領
域である。この横型トレンチＭＯＳＦＥＴにおいては、
ｎドレインドリフト長が３倍になり、耐圧が向上する。
また、この時デバイスセルピッチは同じ耐圧クラスの横
型ＤＭＯＳＦＥＴに比べ十分小さくできるため、オン抵
抗の低減が図れる。
【００２６】図１０（ａ）ないし（ｃ）は、本発明の横
型トレンチＭＯＳＦＥＴの第一のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
前記第一の実施例において簡単に説明したが、ｐウェル
領域２の表面上のトレンチを形成しようとする部分の酸
化膜１２にフォトレジスト１３により、窓明けをし、ト
レンチ３を掘る［図１０（ａ）］。フォトレジスト１３
を除去して、減圧ＣＶＤ法により燐を含んだドープドポ
リシリコン膜１９を堆積する［同図（ｂ）］。続いて熱
処理をして、トープドポリシリコン膜１９からトレンチ
内壁へ燐を拡散させ、ｎドレインドリフト領域４を形成
した後、ドープドポリシリコン膜１９を除去する［同図
（ｃ）］。この方法により、トレンチ内壁に沿ったｎド
レインドリフト領域４の不純物濃度を低濃度にすること
ができ、高耐圧化を促進する。
型トレンチＭＯＳＦＥＴの第一のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
前記第一の実施例において簡単に説明したが、ｐウェル
領域２の表面上のトレンチを形成しようとする部分の酸
化膜１２にフォトレジスト１３により、窓明けをし、ト
レンチ３を掘る［図１０（ａ）］。フォトレジスト１３
を除去して、減圧ＣＶＤ法により燐を含んだドープドポ
リシリコン膜１９を堆積する［同図（ｂ）］。続いて熱
処理をして、トープドポリシリコン膜１９からトレンチ
内壁へ燐を拡散させ、ｎドレインドリフト領域４を形成
した後、ドープドポリシリコン膜１９を除去する［同図
（ｃ）］。この方法により、トレンチ内壁に沿ったｎド
レインドリフト領域４の不純物濃度を低濃度にすること
ができ、高耐圧化を促進する。
【００２７】図１１（ａ）ないし（ｃ）は、本発明の横
型トレンチＭＯＳＦＥＴの第二のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
図１０の方法と同様に、ｐウェル領域２の表面上のトレ
ンチを形成しようとする部分の酸化膜１２にフォトレジ
スト１３により、窓明けをし、トレンチ３を掘る［図１
１（ａ）］。トレンチ３を形成するためのフォトレジス
ト１３をそのまま残して、リンイオン１８を斜めイオン
注入する［同図（ｂ）］。フォトレジスト１３を除去し
た後、熱処理をして燐を拡散させ、ｎドレインドリフト
領域４を形成する［同図（ｃ）］。この方法では、トレ
ンチ３を形成するためのフォトマスクと同じマスクでｎ
ドレインドリフト領域４を形成するため、マスクずれは
なく、また、ｎドレインドリフト領域４の不純物濃度を
トレンチ側面は低濃度に、トレンチ底面を高濃度にでき
るため、トレンチ側面上部の電界集中を緩和し、かつオ
ン抵抗を低減できる。
型トレンチＭＯＳＦＥＴの第二のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
図１０の方法と同様に、ｐウェル領域２の表面上のトレ
ンチを形成しようとする部分の酸化膜１２にフォトレジ
スト１３により、窓明けをし、トレンチ３を掘る［図１
１（ａ）］。トレンチ３を形成するためのフォトレジス
ト１３をそのまま残して、リンイオン１８を斜めイオン
注入する［同図（ｂ）］。フォトレジスト１３を除去し
た後、熱処理をして燐を拡散させ、ｎドレインドリフト
領域４を形成する［同図（ｃ）］。この方法では、トレ
ンチ３を形成するためのフォトマスクと同じマスクでｎ
ドレインドリフト領域４を形成するため、マスクずれは
なく、また、ｎドレインドリフト領域４の不純物濃度を
トレンチ側面は低濃度に、トレンチ底面を高濃度にでき
るため、トレンチ側面上部の電界集中を緩和し、かつオ
ン抵抗を低減できる。
【００２８】図１２（ａ）ないし（ｃ）は、本発明の横
型トレンチＭＯＳＦＥＴの第三のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
まず始めに、ｐウェル領域２の表面上に薄い酸化膜１２
を形成し、その上にフォトレジスト１３のパターンを形
成して、ｎドレインドリフト領域のための燐イオン１８
の注入をする［図１２（ａ）］。フォトレジスト１３を
除去した後、熱処理をして燐を拡散させ、ｎドレインド
リフト領域４を形成する［同図（ｂ）］。もう一度フォ
トレジスト１３を塗布し、トレンチ形成のためのパター
ンを形成し、トレンチ３を掘る［同図（ｂ）］。この方
法により、トレンチ３の底部に沿ったｎドレインドリフ
ト領域４の不純物濃度を低濃度にすることができ、高耐
圧化が図れる。
型トレンチＭＯＳＦＥＴの第三のドレインドリフト領域
形成方法を説明するための工程順の要部断面図である。
まず始めに、ｐウェル領域２の表面上に薄い酸化膜１２
を形成し、その上にフォトレジスト１３のパターンを形
成して、ｎドレインドリフト領域のための燐イオン１８
の注入をする［図１２（ａ）］。フォトレジスト１３を
除去した後、熱処理をして燐を拡散させ、ｎドレインド
リフト領域４を形成する［同図（ｂ）］。もう一度フォ
トレジスト１３を塗布し、トレンチ形成のためのパター
ンを形成し、トレンチ３を掘る［同図（ｂ）］。この方
法により、トレンチ３の底部に沿ったｎドレインドリフ
ト領域４の不純物濃度を低濃度にすることができ、高耐
圧化が図れる。
【００２９】
【発明の効果】以上述べたように、本発明の横型高耐圧
トレンチＭＯＳＦＥＴは、トレンチを堀り、そのトレン
チの側面および底面にドレインドリフト領域を形成する
ことにより、耐圧とオン抵抗のトレードオフを著しく改
善することができる。またドレインドリフト領域の所要
面積が減少し、個別素子であれば、チップサイズを低減
でき、一ウェハ当たりのチップの理論とれ数が増加する
し、ＩＣ内のＭＯＳＦＥＴであれば高集積化ができる。
トレンチ形成のための工程数増加も少なく、結果として
コスト削減につながる。また、半導体装置の消費電力が
低減でき、携帯用電子機器などへの適用が容易となる。
トレンチＭＯＳＦＥＴは、トレンチを堀り、そのトレン
チの側面および底面にドレインドリフト領域を形成する
ことにより、耐圧とオン抵抗のトレードオフを著しく改
善することができる。またドレインドリフト領域の所要
面積が減少し、個別素子であれば、チップサイズを低減
でき、一ウェハ当たりのチップの理論とれ数が増加する
し、ＩＣ内のＭＯＳＦＥＴであれば高集積化ができる。
トレンチ形成のための工程数増加も少なく、結果として
コスト削減につながる。また、半導体装置の消費電力が
低減でき、携帯用電子機器などへの適用が容易となる。
【図１】本発明第一の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図２】図１の横型トレンチＭＯＳＦＥＴのオフ時の電
位分布図
位分布図
【図３】（ａ）は本発明の横型トレンチＭＯＳＦＥＴの
要部断面図、（ｂ）は通常の横型ＤＭＯＳＦＥＴの要部
断面図
要部断面図、（ｂ）は通常の横型ＤＭＯＳＦＥＴの要部
断面図
【図４】本発明第二の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図５】本発明第三の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図６】本発明第四の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図７】本発明第五の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図８】本発明第六の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図９】本発明第七の実施例の横型トレンチＭＯＳＦＥ
Ｔの要部断面図
Ｔの要部断面図
【図１０】（ａ）ないし（ｃ）は、本発明の横型トレン
チＭＯＳＦＥＴの第一のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
チＭＯＳＦＥＴの第一のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
【図１１】（ａ）ないし（ｃ）は、本発明の横型トレン
チＭＯＳＦＥＴの第二のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
チＭＯＳＦＥＴの第二のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
【図１２】（ａ）ないし（ｃ）は、本発明の横型トレン
チＭＯＳＦＥＴの第三のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
チＭＯＳＦＥＴの第三のドレインドリフト領域形成方法
を説明するための工程順の要部断面図
【図１３】従来の横型トレンチＭＯＳＦＥＴの要部断面
図
図
１ ｐ型基板 ２ ｐウェル領域 ３ トレンチ ４ ｎドレインドリフト領域 ５ 絶縁膜 ６ ゲート酸化膜 ７ ゲート電極 ８ ｐベース領域 ９ ｎソース領域 １０ ｐチャネル領域 １１ ｎドレイン領域 １２ 酸化膜 １３ フォトレジスト １４ ソース電極 １５ ドレイン電極 １６ エピタキシャル基板 １７ 半絶縁膜 １８ 燐イオン １９ ドープドポリシリコン膜 ２０ ＬＯＣＯＳ酸化膜 ２１ ｎ型基板 ２２ ｎウェル領域 ２４ ｐドレインドリフト領域 ２８ ｎベース領域 ２９ ｐソース領域 ３０ ｎチャネル領域 ３１ ｐドレイン領域
Claims (12)
- 【請求項１】第一導電型半導体層の表面層の一部に互い
に離れて形成された第二導電型ソース領域、第二導電型
ドレインドリフト領域と、その第二導電型ドレインドリ
フト領域の表面層に表面から形成したトレンチと、その
トレンチの第二導電型ソース領域と反対側の第一導電型
半導体層の表面層に第二導電型ドレインドリフト領域と
一部重複して形成された第二導電型ドレイン領域と、第
一導電型半導体層の表面露出部の表面上にゲート酸化膜
を介して設けられたゲート電極と、第二導電型ソース領
域の表面上および第二導電型ドレイン領域の表面上にそ
れぞれ設けられたソース電極、ドレイン電極を有する横
型高耐圧トレンチＭＯＳＦＥＴ。 - 【請求項２】第一導電型半導体層の表面層の一部に形成
された第一導電型ベース領域と、その表面層の一部にセ
ルフアラインに形成された第二導電型ソース領域と、第
一導電型半導体層の表面層の一部に形成された第二導電
型ドレインドリフト領域と、その第二導電型ドレインド
リフト領域の表面層に表面から形成したトレンチと、そ
のトレンチの第一導電型ベース領域と反対側の第一導電
型半導体層の表面層に第二導電型ドレインドリフト領域
と一部重複して形成された第二導電型ドレイン領域と、
第一導電型ベース領域の表面露出部の表面上にゲート酸
化膜を介して設けられたゲート電極と、第二導電型ソー
ス領域の表面上および第二導電型ドレイン領域の表面上
にそれぞれ設けられたソース電極、ドレイン電極を有す
る横型高耐圧トレンチＭＯＳＦＥＴ。 - 【請求項３】第二導電型半導体層の表面層の一部に形成
された第一導電型ベース領域と、その第一導電型ベース
領域の表面層の一部にセルフアラインに形成された第二
導電型ソース領域と、第二導電型半導体層の表面層の一
部に形成された第二導電型ドレインドリフト領域と、そ
の第二導電型ドレインドリフト領域の表面層に表面から
形成したトレンチと、そのトレンチの第一導電型ベース
領域と反対側の第二導電型半導体層の表面層に第二導電
型ドレインドリフト領域と一部重複して形成された第二
導電型ドレイン領域と、第一導電型ベース領域の表面露
出部の表面上にゲート酸化膜を介して設けられたゲート
電極と、第二導電型ソース領域の表面上および第二導電
型ドレイン領域の表面上にそれぞれ設けられたソース電
極、ドレイン電極を有する横型高耐圧トレンチＭＯＳＦ
ＥＴ。 - 【請求項４】第二導電型ソース領域とトレンチとに挟ま
れたゲート電極直下の表面層に第一導電型チャネル領域
を形成することを特徴とした請求項１ないし３のいずれ
かに記載の横型高耐圧トレンチＭＯＳＦＥＴ。 - 【請求項５】トレンチ内に絶縁膜を充填することを特徴
とする請求項１ないし４に記載の横型高耐圧トレンチＭ
ＯＳＦＥＴ。 - 【請求項６】トレンチ内に半絶縁膜を充填することを特
徴とする請求項１ないし４に記載の横型高耐圧トレンチ
ＭＯＳＦＥＴ。 - 【請求項７】ゲート電極がトレンチ上に伸長されている
ことを特徴とする請求項５または６に記載の横型高耐圧
トレンチＭＯＳＦＥＴ。 - 【請求項８】トレンチの幅より深さが深いことを特徴と
する請求項１ないし７に記載の横型高耐圧トレンチＭＯ
ＳＦＥＴ。 - 【請求項９】トレンチを複数個形成し、それぞれのトレ
ンチの内壁に沿って形成された複数個の第二導電型ドレ
インドリフト領域を直列に接続することを特徴とする請
求項１ないし８に記載の横型高耐圧トレンチＭＯＳＦＥ
Ｔ。 - 【請求項１０】半導体層の表面層の一部にトレンチを形
成後、そのトレンチ内に不純物を含んだポリシリコンを
堆積し、そのポリシリコンからの不純物の拡散により第
二導電型ドレインドリフト領域を形成することを特徴と
する請求項１ないし９のいずれかに記載の横型高耐圧ト
レンチＭＯＳＦＥＴの製造方法。 - 【請求項１１】半導体層の表面層の一部にトレンチを形
成後、そのトレンチの内面に斜め方向からの不純物イオ
ンの注入とその後の熱処理により第二導電型ドレインド
リフト領域を形成することを特徴とする請求項１ないし
９のいずれかに記載の横型高耐圧トレンチＭＯＳＦＥＴ
の製造方法。 - 【請求項１２】半導体層の表面層の一部に不純物の導入
とその後の熱処理により第二導電型ドレインドリフト領
域を形成した後、第二導電型ドレインドリフト領域の表
面層の一部にトレンチを形成することを特徴とする請求
項１ないし９のいずれかに記載の横型高耐圧トレンチＭ
ＯＳＦＥＴの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226882A JPH0897411A (ja) | 1994-09-21 | 1994-09-21 | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
| US08/531,312 US5844275A (en) | 1994-09-21 | 1995-09-20 | High withstand-voltage lateral MOSFET with a trench and method of producing the same |
| DE19535140A DE19535140A1 (de) | 1994-09-21 | 1995-09-21 | Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226882A JPH0897411A (ja) | 1994-09-21 | 1994-09-21 | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897411A true JPH0897411A (ja) | 1996-04-12 |
Family
ID=16852062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226882A Pending JPH0897411A (ja) | 1994-09-21 | 1994-09-21 | 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5844275A (ja) |
| JP (1) | JPH0897411A (ja) |
| DE (1) | DE19535140A1 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6177704B1 (en) | 1997-09-26 | 2001-01-23 | Kabushiki Kaisha Toyota Chuo Kenkyusho | Semiconductor device containing a lateral MOS transistor |
| KR100342804B1 (ko) * | 1999-10-29 | 2002-07-03 | 다카노 야스아키 | 반도체 장치 및 그 제조 방법 |
| JP2003031804A (ja) * | 2001-05-11 | 2003-01-31 | Fuji Electric Co Ltd | 半導体装置 |
| JP2003249646A (ja) * | 2001-12-18 | 2003-09-05 | Fuji Electric Co Ltd | 半導体装置 |
| JP2006173357A (ja) * | 2004-12-15 | 2006-06-29 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2007073942A (ja) * | 2005-08-11 | 2007-03-22 | Toshiba Corp | 半導体装置 |
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| JP2009535853A (ja) * | 2006-05-02 | 2009-10-01 | セミサウス ラボラトリーズ インコーポレイテッド | サージ電流保護を伴う半導体デバイスとその製造方法 |
| JP2010186878A (ja) * | 2009-02-12 | 2010-08-26 | Fuji Electric Systems Co Ltd | 半導体装置 |
| JP2010245369A (ja) * | 2009-04-08 | 2010-10-28 | Toyota Motor Corp | Ｌｄｍｏｓトランジスタ及びその製造方法 |
| JP2010258226A (ja) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| US7843014B2 (en) | 2005-11-29 | 2010-11-30 | Sharp Kabushiki Kaisha | Small size transistor semiconductor device capable of withstanding high voltage |
| US7910962B2 (en) | 2005-10-12 | 2011-03-22 | Fuji Electric Systems Co., Ltd. | SOI trench lateral IGBT |
| JP2011249354A (ja) * | 2010-05-21 | 2011-12-08 | Sharp Corp | 半導体装置の製造方法 |
| JP2012033648A (ja) * | 2010-07-29 | 2012-02-16 | Renesas Electronics Corp | 半導体装置 |
| JP2012033599A (ja) * | 2010-07-29 | 2012-02-16 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
| JP2013135233A (ja) * | 2011-12-22 | 2013-07-08 | Samsung Electronics Co Ltd | 半導体素子及びその形成方法 |
| US8975693B2 (en) | 2012-03-29 | 2015-03-10 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor devices with multiple drift regions |
| JP2016207830A (ja) * | 2015-04-22 | 2016-12-08 | トヨタ自動車株式会社 | 絶縁ゲート型スイッチング素子とその制御方法 |
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