JP2005203770A - 半導体素子のトランジスタ及びその製造方法 - Google Patents

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Abstract

【課題】ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏洩電流が減少されたナノメートルスケールのモストランジスタを提供する。
【解決手段】シリコン基板上に形成されたインバージョン・エピ層；前記インバージョン・エピ層の上部に形成されたシリコン・エピ層；前記シリコン・エピ層に形成されたトレンチ；前記トレンチの側壁に形成されたリバース・スペーサ；インバージョン・エピ層の上部に所定の幅を持って形成されたゲート電極；前記ゲート電極の側壁に形成されたスペーサ；前記ゲート電極の側面の下部に形成されたポケット領域とその上部に前記インバージョン・エピ層と重畳して形成されたＬＤＤ領域；前記ＬＤＤ領域と前記スペーサの側面の下部でＬＤＤ領域より厚く形成されたソース／ドレーン領域；前記ソース／ドレーンの上部のシリコン・エピ層及びゲート電極の上部にシリサイドを形成する。
【選択図】図６

Description

本発明は、半導体素子のトランジスタ及びその製造方法に関し、より詳しくはＳＳＲ（ｓｕｐｅｒ ｓｔｅｅｐ ｒｅｔｒｏｇｒａｄｅ）エピチャネル（ｅｐｉ−ｃｈａｎｎｅｌ）とシリコン・エピ層（ｅｐｉ−ｌａｙｅｒ）そしてリバース（ｒｅｖｅｒｓｅ）スペーサ（ｓｐａｃｅｒ）を形成することで寄生抵抗（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）及び接合漏洩電流（ｊｕｎｃｔｉｏｎ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）が減少されたナノメートル（ｎａｎｏｍｅｔｅｒ）スケールのモス（ｍｅｔａｌ−ｏｘｉｄｅ−ｍｅｔａｌ；ＭＯＳ）トランジスタに関する。
ＭＯＳＦＥＴ（ＭＯＳ ｆｉｅｌｄ−ｅｆｆｅｃｔ−ｔｒａｎｓｉｓｔｏｒ）半導体素子でゲート電極及びゲート絶縁膜の下の表面領域は、ゲート電荷が引加された状態でソース／ドレーン接合領域に引加した電場によって電流が流れるようにする役目をして、この領域をチャネル（ｃｈａｎｎｅｌ）と言う。前記ＭＯＳＦＥＴ半導体素子の特性は、チャネル領域のドーパント（ｄｏｐａｎｔ）の濃度によって決まって、ドーパントの濃度によってトランジスタの閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）、ドレーン（ｄｒａｉｎ）電流等のような素子の特性が左右されるから、前記チャネル領域の精密なドーピングが非常に重要である。
従来技術によるチャネルのドーピング方法は、イオン注入法によってウェル（ｗｅｌｌ）イオン注入、チャネルイオン注入または閾値電圧イオン注入を行う方法等が広く使われている。このような方法で形成可能なチャネル構造は、チャネル領域の深み方向に決まった濃度を持つフラットチャネル（Ｆｌａｔ Ｃｈａｎｎｅｌ）、特定のチャネルの深みでチャネルが形成されるベリイドチャネル（Ｂｕｒｉｅｄ Ｃｈａｎｎｅｌ）、チャネルの表面の濃度が低くて深さの方向に濃度が増加するリートログレイドチャネル（Ｒｅｔｒｏｇｒａｄｅ Ｃｈａｎｎｅｌ）等がある。この中、チャネルの長さの０．２μｍ以下の高性能マイクロプロセッサに採択されるチャネル構造は、インジウム（Ｉｎ）、砒素（Ａｓ）、アンチモン（Ｓｂ）のような重元素イオン注入（ｈｅａｖｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）によってリートログレイドチャネルを作る方法が使われているし、表面のドーパントの濃度が低くて表面の移動度が増加する効果を持つので、高い駆動電流特性を持つ高性能のＭＯＳＦＥＴ素子を製造することができた。
しかしながら、チャネル長さの縮小によって要求されるチャネルの深さはますますもっと薄くならなければならなくて、イオン注入方法だけでチャネル深みの５０μｍ以下のリートログレイドチャネルを具現しにくい。このような要求を満足だために、エピチャネル（Ｅｐｉ−Ｃｈａｎｎｅｌ）が提案されて来たが、エピ形成工程及び後続の熱工程によるチャネルドーパント損失及び拡散の制御が難しくて向上した電流のオン／オフ（Ｉｏｎ／Ｉｏｆｆ）特性を見せることができていない。一番理想的なチャネルのドーピング（Ｃｈａｎｎｅｌ Ｄｏｐｉｎｇ）方法は、デルタ−ドーピングされたエピチャネル（δ−ｄｏｐｅｄ Ｅｐｉ−Ｃｈａｎｎｅｌ）を具現することであるが、既に報告された結果では、ドーピングされたエピ層（Ｄｏｐｅｄ Ｅｐｉ−ｌａｙｅｒ）とドーピングされないエピ層（Ｕｎｄｏｐｅｄ Ｅｐｉ−ｌａｙｅｒ）を使っても後続ドーパント拡散によってチャネル深みの３０μｍ以下のデルタドープドエピチャネル（δ−ｄｏｐｅｄ Ｅｐｉ−Ｃｈａｎｎｅｌ）を具現する事に成功した結果はなかった。
このような問題を改善する一方法で超低エネルギ（Ｕｌｔｒａ−Ｌｏｗ Ｅｎｅｒｇｙ）のイオン注入によってチャネルのドーピングをして、瞬間的にレーザーオニーリングをして、デルタドーピング層の拡散を阻む方法がＩＥＤＭ２０００．に“Ｌａｓｅｒ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｅｄ ＳＳＲ Ｗｅｌｌ Ｐｒｉｏｒ ｔｏ Ｅｐｉ−Ｃｈａｎｎｅｌ Ｇｒｏｗｔｈ （ＬＡＳＰＥ） ｆｏｒ ７０μｍ ｎＦＥＴ”という題目に提案されたし、前記レーザーオニーリングが選択的なエピ層成長（Ｓｅｌｅｃｔｉｖｅ Ｅｐｉ Ｇｒｏｗｔｈ； ＳＥＧ）時ドーパントの損失及び拡散を抑制することを報告している。
しかし、前記レーザーオニーリングがドーパントの損失及びエピ層にの拡散を抑制する効果はあるが、このような効果を得るためのレーザー電力（Ｌａｓｅｒ Ｐｏｗｅｒ）下でシリコン基板の表面の局所的な溶融（ｐａｒｔｉａｌ ｍｅｌｔｉｎｇ）現象を誘発して、基板の表面の粗さを悪くして結晶の欠陷を誘発させる問題が発生し、実際の半導体素子の製造工程に適用しにくい問題点がある。
また、図１に示したように、前記レットログレイドチャネル１７を取り入れることでチャネルの深みを減らす事はできたが、チャネルの長さを減らす点では限界があり、問題点がある。
本発明は、前記のような従来技術の問題点を解決するものであり、ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏泄電流が減少されたナノメートルスケールのモストランジスタ及びその製造方法を提供するに本発明の目的がある。
本発明の前記目的は、シリコン基板の上部に形成されたインバージョン・エピ層と；前記インバージョン・エピ層の上部に形成されたシリコン・エピ層と；前記シリコン・エピ層に形成されたトレンチと；前記トレンチの側壁に形成されたリバース・スペーサと；前記リバース・スペーサを一定部門介在してインバージョン・エピ層の上部に所定の幅を持って形成されたゲート電極と；前記ゲート電極の側壁に形成されたスペーサと；前記ゲート電極の側面の下部のシリコン基板に形成されたポケット−ウェル領域と前記ポケット−ウェル領域の上部に前記インバージョン・エピ層と重畳して所定の厚さを持って形成されたＬＤＤ領域と；前記ＬＤＤ領域と前記スペーサの側面の下部で重畳してＬＤＤ領域より厚く形成されたソース／ドレーン領域と；前記ソース／ドレーン領域の上部のシリコン・エピ層及びゲート電極の上部に形成されたシリサイドとを含むことを特徴とする半導体素子のトランジスタによって逹成される。
本発明の前記目的は、シリコン基板の上部にインバージョン・エピ層を形成する段階と；前記インバージョン・エピ層の上部にハードマスクを形成する段階と；前記ハードマスクを含んだインバージョン・エピ層の上部の全面にシリコン・エピ層を積層してハードマスクをとり除いてトレンチを形成する段階と；前記トレンチに所定の酸化膜をゲブピルし蝕刻して、リバース・スペーサを形成する段階と；前記インバージョン・エピ層の上部に前記リバース・スペーサを一定部門介在してゲート電極を形成する段階と；前記ゲート電極の側面の下部領域にポケット−ウェルとＬＤＤ領域を形成する段階と；前記ゲート電極の側壁にスペーサを形成する段階と；前記スペーサとゲート電極をマスクにしてソース／ドレーン領域を形成する段階と；前記ゲート電極の上部及びソース／ドレーン領域の上部のシリコン・エピ層にシリサイドを形成する段階とを含むことを特徴とする半導体素子のトランジスタの製造方法によっても逹成される。
本発明の半導体素子のトランジスタ及びその製造方法は、ＳＳＲエピチャネルとシリコン・エピ層そしてリバース・スペーサを形成することで寄生抵抗及び接合漏洩電流が減少されたナノメートルスケールのモストランジスタを製造することができる効果がある。また、既存のゲート工程技術をそのまま取り入れたから製造工程の単純化と製造元価の節減が可能だという効果を持っている。
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
先ず、図２は、シリコン基板１０の上部の全面にインバージョン（ｉｎｖｅｒｓｉｏｎ）エピ層１１を形成する段階を示す断面図である。前記インバージョン・エピ層はＳＳＲエピチャネルの役目をする。
次に、図３は、前記インバージョン・エピ層の上部にリバース・スペーサが形成されるトレンチを形成するためのハードマスク１２を形成する段階を示す断面図である。
次に、図４は、リバース・スペーサ１３を形成する段階を示す断面図である。前記ハードマスクによって覆われた領域を除いた残りの領域のインバージョン・エピ層の上部にシリコンエピ１４階を積層して、ハードマスクをとり除いてトレンチを形成する。以後前記トレンチに所定の絶縁膜を満たしてくれて乾式蝕刻でトレンチの側壁にリバース・スペーサを形成する。この時前記トレンチは追後形成されるゲート電極の幅より大きく形成されて、前記絶縁膜はＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ）またはＴＥＯＳ−ＳｉＮ−ＴＥＯＳの複合膜で成り立つ。
次に、図５はゲート電極を形成する段階を示す断面図である。前記ＳＳＲエピチャネルの上部にゲート酸化膜１５とゲートポリシリコン１６を形成した後、ゲート電極が形成される領域をパターニングして乾式蝕刻でゲート電極を完成する。この時前記ゲート電極の幅は前記トレンチの幅より小さいし、トレンチ両側のリバース・スペーサの下部面の間の幅よりは大きく形成される。また、ゲート電極のチャネル長さは、前記トレンチの両側のリバース・スペーサの下部面の間の幅によって開放されたＳＳＲエピチャネルの長さに定義される。したがって、従来のゲート電極の下部面によって定義されるチャネルの長さよりは、リバース・スペーサの両側下部面の幅位チャネルの長さを小さく形成することができ、したがって、９０ｎｍ以下のトランジスタ工程で活用されることができることを特徴とする。
以後イオン注入工程を行ってポケット−ウェル（ｐｏｃｋｅｔ−ｗｅｌｌ、未図示）領域とＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ、１７）領域を形成する。この時従来の技術では、接合領域の漏洩電流を防止するための浅い接合（ｓｈａｌｌｏｗ ｊｕｎｃｔｉｏｎ）を形成するために低いエネルギーのイオンを注入するが、本発明ではインバージョン・エピ層の上部に形成されたシリコン・エピ層及びリバース・スペーサが緩衝膜役目をするから、高エネルギーのイオンを注入しても浅い接合を形成することができる特徴を持つ。
次に、図６は、シリサイド２０を形成する段階を示す断面図である。まず、前記ゲート電極の側壁にスペーサを形成するために所定の絶縁膜を前記ゲート電極を含んだシリコン基板の全面に蒸着する。以後ゲート電極の側壁にだけ絶縁膜を残す蝕刻を行ってスペーサ１８を形成する。以後前記スペーサとゲートをマスクにしてイオン注入を行って深いソース／ドレーン（ｄｅｅｐ ｓｏｕｒｃｅ／ｄｒａｉｎ、１９）領域を形成する。この時ソース／ドレーン領域の上部に残存するシリコン・エピ層も同時にイオン注入になることでエレベイテッド（ｅｌｅｖａｔｅｄ）ソース／ドレーンの形成が可能で、シリコン・エピ層がイオン注入の緩衝膜の役目をすることでナノメートルスケール（ｓｃａｌｅ）のトランジスタの設計で必須に要求される浅い接合とそれによる寄生抵抗（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）の問題を解決することができる特徴を持つ。以後前記ゲート電極とソース／ドレーン領域の上部に公知の方法でシリサイドを形成する。
前述したようにリバース・スペーサとエピ層そしてＳＳＲエピチャネルを利用したナノメートルスケールのトランジスタを形成する方法は、既存のゲート工程技術をそのまま取り入れたから、製造工程の単純化と製造元価の節減が可能だという効果を持っている。即ち、シリコン基板と等しいシリコン・エピ層をソース／ドレーン領域を形成する以前に積層して不純物イオン注入工程を同時に行うことで、追加的なイオン注入工程が要求される選択的なエピ成長の工程と比べて単純化を期することができるというのである。
従来技術によるＳＳＲエピチャネルを取り揃えたトランジスタの断面図である。 本発明によるＳＳＲエピチャネルとリバース・スペーサを取り揃えたトランジスタの製造方法の断面図である。 本発明によるＳＳＲエピチャネルとリバース・スペーサを取り揃えたトランジスタの製造方法の断面図である。 本発明によるＳＳＲエピチャネルとリバース・スペーサを取り揃えたトランジスタの製造方法の断面図である。 本発明によるＳＳＲエピチャネルとリバース・スペーサを取り揃えたトランジスタの製造方法の断面図である。 本発明によるＳＳＲエピチャネルとリバース・スペーサを取り揃えたトランジスタの製造方法の断面図である。
符号の説明
１０ シリコン基板
１１ インバージョン・エピ層
１２ ハードマスク
１３ リバース・スペーサ
１５ ゲート酸化膜
１６ ゲートポリシリコン
２０ シリサイド

Claims (7)

  1. 半導体素子のトランジスタにおいて、
    シリコン基板の上部に形成されたインバージョン・エピ層と；
    前記インバージョン・エピ層の上部に形成されたシリコン・エピ層と；
    前記シリコン・エピ層に形成されたトレンチと；
    前記トレンチの側壁に形成されたリバース・スペーサと；
    前記リバース・スペーサを一定部門介在してインバージョン・エピ層の上部に所定の幅を持って形成されたゲート電極と；
    前記ゲート電極の側壁に形成されたスペーサと；
    前記ゲート電極の側面の下部のシリコン基板に形成されたポケット−ウェル領域と前記ポケット−ウェル領域の上部に前記インバージョン・エピ層と重畳して所定の厚さを持って形成されたＬＤＤ領域と；
    前記ＬＤＤ領域と前記スペーサの側面の下部で重畳してＬＤＤ領域より厚く形成されたソース／ドレーン領域と；
    前記ソース／ドレーン領域の上部のシリコン・エピ層及びゲート電極の上部に形成されたシリサイドと；
    を含むことを特徴とする半導体素子のトランジスタ。
  2. 前記インバージョン・エピ層は、ＳＳＲエピチャネルと作用することを特徴とする請求項１に記載の半導体素子のトランジスタ。
  3. 前記ゲート電極は、前記リバース・スペーサの下部面の間の幅によって開放されたＳＳＲエピチャネルの長さによってゲートチャネルの長さが定義されることを特徴とする請求項１に記載の半導体素子のトランジスタ。
  4. 前記ゲート電極は、トレンチの幅よりは小さく、リバース・スペーサの下部面の間の幅よりは大きいことを特徴とする請求項１に記載の半導体素子のトランジスタ。
  5. 半導体素子のトランジスタの製造形成方法において、
    シリコン基板の上部にインバージョン・エピ層を形成する段階と；
    前記インバージョン・エピ層の上部にハードマスクを形成する段階と；
    前記ハードマスクを含んだインバージョン・エピ層の上部の全面にシリコン・エピ層を積層してハードマスクをとり除いてトレンチを形成する段階と；
    前記トレンチに所定の酸化膜をゲブピルし蝕刻して、リバース・スペーサを形成する段階と；
    前記インバージョン・エピ層の上部に前記リバース・スペーサを一定部門介在してゲート電極を形成する段階と；
    前記ゲート電極の側面の下部領域にポケット−ウェルとＬＤＤ領域を形成する段階と；
    前記ゲート電極の側壁にスペーサを形成する段階と；
    前記スペーサとゲート電極をマスクにしてソース／ドレーン領域を形成する段階と；
    前記ゲート電極の上部及びソース／ドレーン領域の上部のシリコン・エピ層にシリサイドを形成する段階と；
    を含むことを特徴とする半導体素子のトランジスタの製造方法。
  6. 前記リバース・スペーサは、乾式蝕刻で前記トレンチの側壁に形成されて、ＴＥＯＳまたはＴＥＯＳ−ＳｉＮ−ＴＥＯＳ複合膜であることを特徴とする請求項５に記載の半導体素子のトランジスタの製造方法。
  7. 前記ソース／ドレーン領域の上部のシリコン・エピ層に形成されたシリサイドは、エレベイテッド・ソース／ドレーンとして作用することを特徴とする請求項５に記載の半導体素子のトランジスタの製造方法。
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