JP2003338622A - デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法 - Google Patents
デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法Info
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Abstract
(57)【要約】
【課題】 極低エネルギーイオン注入法に伴う使用可能
なエネルギーの限界を解消し、長時間の工程が要求され
る極低エネルギーイオン注入法の生産性低下を改善する
のに好適のエピチャネル構造の半導体素子の製造方法を
提供する。 【解決手段】 デカボラン（Ｄｅｃａｂｏｒａｎｅ）を
イオン注入して、半導体基板の表面下部にチャネルドー
プ層を形成するステップと、前記チャネルドープ層上に
エピ層を形成するステップと、前記エピ層上にゲート酸
化膜とゲート電極を順に形成するステップと、前記ゲー
ト電極のエッジに整列されながら前記チャネルドープ層
より浅いソース／ドレーン拡張領域を形成するステップ
と、前記ゲート電極の両側に接するスペーサを形成する
ステップと、前記半導体基板内にイオン注入を経て前記
ゲート電極の両側スペーサエッジに整列されながら、前
記チャネルドープ層より深さが深いソース／ドレーン領
域を形成するステップとを含む。
なエネルギーの限界を解消し、長時間の工程が要求され
る極低エネルギーイオン注入法の生産性低下を改善する
のに好適のエピチャネル構造の半導体素子の製造方法を
提供する。 【解決手段】 デカボラン（Ｄｅｃａｂｏｒａｎｅ）を
イオン注入して、半導体基板の表面下部にチャネルドー
プ層を形成するステップと、前記チャネルドープ層上に
エピ層を形成するステップと、前記エピ層上にゲート酸
化膜とゲート電極を順に形成するステップと、前記ゲー
ト電極のエッジに整列されながら前記チャネルドープ層
より浅いソース／ドレーン拡張領域を形成するステップ
と、前記ゲート電極の両側に接するスペーサを形成する
ステップと、前記半導体基板内にイオン注入を経て前記
ゲート電極の両側スペーサエッジに整列されながら、前
記チャネルドープ層より深さが深いソース／ドレーン領
域を形成するステップとを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、チャネル長さが１００ｎｍ以下であ
る超薄型エピチャネルを有する半導体素子の製造方法に
関する。
方法に関し、特に、チャネル長さが１００ｎｍ以下であ
る超薄型エピチャネルを有する半導体素子の製造方法に
関する。
【０００２】
【従来の技術】一般に、ＭＯＳＦＥＴ、またはＭＩＳＦ
ＥＴのようなトランジスタにおいて、ゲート電極及びゲ
ート酸化膜下部の半導体基板の表面地域は、ゲート電極
に電圧が印加された状態で、ソース／ドレーンに印加し
た電界により電流が流れるようにする役割をし、これに
よってこの地域をチャネルという。また、これらトラン
ジスタの特性は、チャネルのドーパント濃度により決定
され、ドーパント濃度によってトランジスタのしきい電
圧（Ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ； ＶＴ）、ド
レーン電流（Ｉｄ）などの諸般の特性が左右されるの
で、チャネルの精密なドープが非常に重要となる。
ＥＴのようなトランジスタにおいて、ゲート電極及びゲ
ート酸化膜下部の半導体基板の表面地域は、ゲート電極
に電圧が印加された状態で、ソース／ドレーンに印加し
た電界により電流が流れるようにする役割をし、これに
よってこの地域をチャネルという。また、これらトラン
ジスタの特性は、チャネルのドーパント濃度により決定
され、ドーパント濃度によってトランジスタのしきい電
圧（Ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ； ＶＴ）、ド
レーン電流（Ｉｄ）などの諸般の特性が左右されるの
で、チャネルの精密なドープが非常に重要となる。
【０００３】このようなチャネルのドープ方法には、イ
オン注入法によるウェルイオン注入とチャネルイオン注
入（またはしきい電圧イオン注入）が広く用いられてお
り、上述したイオン注入法で形成可能なチャネル構造
は、チャネル内で深さ方向に一定濃度を有するフラット
チャネル、特定の深さでチャネルが形成される埋め込み
チャネル、表面濃度が低く、かつ深さ方向に濃度が増加
するレトログレードチャネル（ｒｅｔｒｏｇｒａｄｅ
Ｃｈａｎｎｅｌ）などがある（例えば、非特許文献１参
照）。
オン注入法によるウェルイオン注入とチャネルイオン注
入（またはしきい電圧イオン注入）が広く用いられてお
り、上述したイオン注入法で形成可能なチャネル構造
は、チャネル内で深さ方向に一定濃度を有するフラット
チャネル、特定の深さでチャネルが形成される埋め込み
チャネル、表面濃度が低く、かつ深さ方向に濃度が増加
するレトログレードチャネル（ｒｅｔｒｏｇｒａｄｅ
Ｃｈａｎｎｅｌ）などがある（例えば、非特許文献１参
照）。
【０００４】上述したチャネルの中で、チャネル深さ
０．２μｍ以下の高性能マイクロプロセッサ等に採用さ
れるチャネルは、インジウム（Ｉｎ）、砒素（Ａｓ）、
アンチモン（Ｓｂ）のような、重元素イオン注入（ｈｅ
ａｖｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）によって
形成されるレトログレードチャネルが広く用いられてお
り、レトログレードチャネルは、表面ドーパント濃度が
低くて表面移動度が増加される効果を見せるので、高い
駆動電流特性を有する高性能素子に適用している。
０．２μｍ以下の高性能マイクロプロセッサ等に採用さ
れるチャネルは、インジウム（Ｉｎ）、砒素（Ａｓ）、
アンチモン（Ｓｂ）のような、重元素イオン注入（ｈｅ
ａｖｙ ｉｏｎ ｉｍｐｌａｎｔａｔｉｏｎ）によって
形成されるレトログレードチャネルが広く用いられてお
り、レトログレードチャネルは、表面ドーパント濃度が
低くて表面移動度が増加される効果を見せるので、高い
駆動電流特性を有する高性能素子に適用している。
【０００５】しかし、チャネル長さが縮小されることに
よって要求されるチャネル深さはより一層薄くなるべき
であり、イオン注入方法のみでチャネル深さが５０ｎｍ
以下であるレトログレードチャネルを具現するのに限界
がある。このような要求を満たすため、チャネルドープ
層上にエピ層を形成させたエピチャネル構造が提案され
た。
よって要求されるチャネル深さはより一層薄くなるべき
であり、イオン注入方法のみでチャネル深さが５０ｎｍ
以下であるレトログレードチャネルを具現するのに限界
がある。このような要求を満たすため、チャネルドープ
層上にエピ層を形成させたエピチャネル構造が提案され
た。
【０００６】図１は、従来の技術に係るエピチャネル構
造の半導体素子を示す断面図である。図１に示すよう
に、導体基板１１上にゲート酸化膜１２とゲート電極１
３が形成され、ゲート酸化膜１２の下部の半導体基板１
１にエピ層１４とチャネルドープ層１５とからなるエピ
チャネルが形成され、エピチャネルの両側に高農度ソー
ス／ドレーン拡張領域（Ｓｏｕｒｃｅ／Ｄｒａｉｎ ｅ
ｘｔｅｎｓｉｏｎ； ＳＤＥ）１６とソース／ドレーン
領域１７が形成される。
造の半導体素子を示す断面図である。図１に示すよう
に、導体基板１１上にゲート酸化膜１２とゲート電極１
３が形成され、ゲート酸化膜１２の下部の半導体基板１
１にエピ層１４とチャネルドープ層１５とからなるエピ
チャネルが形成され、エピチャネルの両側に高農度ソー
ス／ドレーン拡張領域（Ｓｏｕｒｃｅ／Ｄｒａｉｎ ｅ
ｘｔｅｎｓｉｏｎ； ＳＤＥ）１６とソース／ドレーン
領域１７が形成される。
【０００７】しかし、上述した従来の技術は、エピ層形
成工程及び後続熱工程によるチャネルドープ層１５のド
ーパント損失及び拡散を制御するのが困難であるため、
エピチャネル構造の半導体素子が目的とする向上したオ
ンオフ電流（ｏｎ／ｏｆｆＣｕｒｒｅｎｔ）特性を具現
できないという問題がある。これを解決するため、図２
のように階段型にデルタドープされたエピチャネルを具
現する方法が提案された。
成工程及び後続熱工程によるチャネルドープ層１５のド
ーパント損失及び拡散を制御するのが困難であるため、
エピチャネル構造の半導体素子が目的とする向上したオ
ンオフ電流（ｏｎ／ｏｆｆＣｕｒｒｅｎｔ）特性を具現
できないという問題がある。これを解決するため、図２
のように階段型にデルタドープされたエピチャネルを具
現する方法が提案された。
【０００８】図２は、デルタドープされたエピチャネル
のＴＥＤ（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄ
ｉｆｆｕｓｉｏｎ）、または熱履歴（Ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）によるドーププロファイルの変化を示す
図面であって、ゲート酸化膜Ｇｏｘ下部のエピチャネル
の階段型デルタドーププロファイルがＴＥＤ、または熱
履歴により理想的なデルタドーププロファイルＰ１を維
持できず、ドーププロファイルが広くなる現像Ｐ２が発
生する。
のＴＥＤ（Ｔｒａｎｓｉｅｎｔ Ｅｎｈａｎｃｅｄ Ｄ
ｉｆｆｕｓｉｏｎ）、または熱履歴（Ｔｈｅｒｍａｌ
ｂｕｄｇｅｔ）によるドーププロファイルの変化を示す
図面であって、ゲート酸化膜Ｇｏｘ下部のエピチャネル
の階段型デルタドーププロファイルがＴＥＤ、または熱
履歴により理想的なデルタドーププロファイルＰ１を維
持できず、ドーププロファイルが広くなる現像Ｐ２が発
生する。
【０００９】したがって、ドープド（ｄｏｐｅｄ）及び
アンドープド（ｕｎｄｏｐｅｄ）エピ層にデルタドープ
されてエピチャネルを形成しても、ＴＥＤ、または熱履
歴によりドーパントが拡散（Ｄ）することによって、チ
ャネル深さが３０ｎｍ以下であるデルタドープされたエ
ピチャネルを具現するのに限界がある。このような問題
を改善する一つの方法に極低エネルギー（ｕｌｔｒａＬ
ｏｗｅｎｅｒｇｙ）イオン注入によって、要求する濃度
のデルタドープされたチャネルドープ層を形成した後、
瞬間的にレーザーアニーリング（Ｌａｓｅｒ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ；ＬＴＡ）することによって、デ
ルタドープされたチャネルドープ層の拡散を抑制する方
法が提案された（図３、図４参照）。
アンドープド（ｕｎｄｏｐｅｄ）エピ層にデルタドープ
されてエピチャネルを形成しても、ＴＥＤ、または熱履
歴によりドーパントが拡散（Ｄ）することによって、チ
ャネル深さが３０ｎｍ以下であるデルタドープされたエ
ピチャネルを具現するのに限界がある。このような問題
を改善する一つの方法に極低エネルギー（ｕｌｔｒａＬ
ｏｗｅｎｅｒｇｙ）イオン注入によって、要求する濃度
のデルタドープされたチャネルドープ層を形成した後、
瞬間的にレーザーアニーリング（Ｌａｓｅｒ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ；ＬＴＡ）することによって、デ
ルタドープされたチャネルドープ層の拡散を抑制する方
法が提案された（図３、図４参照）。
【００１０】図３及び図４は、極低エネルギーイオン注
入とレーザーアニーリング（ＬＴＡ）によるエピチャネ
ルを有する半導体素子の製造方法を説明するための工程
断面図である。図３に示すように、ＳＴＩ（Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のフィ
ールド酸化膜２２が形成された半導体基板２１にｐ型ド
ーパントをイオン注入して深いｐ型ウェル２３を形成
し、連続して極低エネルギー（１ｋｅＶ）のホウ素イオ
ンをイオン注入して、デルタドープされチャネルドープ
層２４を形成する。
入とレーザーアニーリング（ＬＴＡ）によるエピチャネ
ルを有する半導体素子の製造方法を説明するための工程
断面図である。図３に示すように、ＳＴＩ（Ｓｈａｌｌ
ｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造のフィ
ールド酸化膜２２が形成された半導体基板２１にｐ型ド
ーパントをイオン注入して深いｐ型ウェル２３を形成
し、連続して極低エネルギー（１ｋｅＶ）のホウ素イオ
ンをイオン注入して、デルタドープされチャネルドープ
層２４を形成する。
【００１１】次いで、半導体基板２１表面の非晶質化の
ためのイオン注入工程（Ｐｒｅ−Ａｍｏｒｐｈｉｚａｔ
ｉｏｎ）なしに直に０．３６Ｊ／ｃｍ２ないし０．４４
Ｊ／ｃｍ２のレーザーアニーリング（ＬＴＡ）を行う。
この結果は、図４から分かるように、レーザーアニーリ
ングによりチャネルドープ層２４内のホウ素の再分布が
なされるが、ＴＥＤが抑制されたチャネルドープ層２４
Ａに改質される。
ためのイオン注入工程（Ｐｒｅ−Ａｍｏｒｐｈｉｚａｔ
ｉｏｎ）なしに直に０．３６Ｊ／ｃｍ２ないし０．４４
Ｊ／ｃｍ２のレーザーアニーリング（ＬＴＡ）を行う。
この結果は、図４から分かるように、レーザーアニーリ
ングによりチャネルドープ層２４内のホウ素の再分布が
なされるが、ＴＥＤが抑制されたチャネルドープ層２４
Ａに改質される。
【００１２】図４に示すように、チャネルドープ層２４
Ａ上に６００℃乃至８００℃でエピ層２５を５０Å乃至
３００Åの厚さに選択的にエピ成長させてＳＳＲエピチ
ャネル構造を形成する。一方、レーザーアニーリングの
他に急速アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ； ＲＴＡ）によってデルタドープ
されたチャネルドープ層のＴＥＤを抑制できる。
Ａ上に６００℃乃至８００℃でエピ層２５を５０Å乃至
３００Åの厚さに選択的にエピ成長させてＳＳＲエピチ
ャネル構造を形成する。一方、レーザーアニーリングの
他に急速アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌｉｎｇ； ＲＴＡ）によってデルタドープ
されたチャネルドープ層のＴＥＤを抑制できる。
【００１３】図５は、１ｋｅＶでホウ素イオン（Ｂ＋）
がドープされた試片上に選択的にエピ成長により形成さ
れたＳＳＲエピチャネルのドーププロファイルを示すグ
ラフあり、図６は、５ｋｅＶでホウ素イオン（Ｂ＋）が
ドープされた試片上に選択的にエプ成長により形成され
たＳＳＲエピチャネルのドーププロファイルを示すグラ
フである。図５及び図６に示すように、極低エネルギー
イオン注入により形成したＳＳＲエピチャネルのドープ
プロファイルにおいて、イオン注入エネルギーが低いほ
どデルタドープの分布範囲が狭くなり、このような狭い
分布のデルタドープは、素子の接合キャパシタンスを相
当に減少させることができ、また接合漏れ電流を減少さ
せるので、低電力高効率の半導体素子を製造することに
おいて核心技術と言える。
がドープされた試片上に選択的にエピ成長により形成さ
れたＳＳＲエピチャネルのドーププロファイルを示すグ
ラフあり、図６は、５ｋｅＶでホウ素イオン（Ｂ＋）が
ドープされた試片上に選択的にエプ成長により形成され
たＳＳＲエピチャネルのドーププロファイルを示すグラ
フである。図５及び図６に示すように、極低エネルギー
イオン注入により形成したＳＳＲエピチャネルのドープ
プロファイルにおいて、イオン注入エネルギーが低いほ
どデルタドープの分布範囲が狭くなり、このような狭い
分布のデルタドープは、素子の接合キャパシタンスを相
当に減少させることができ、また接合漏れ電流を減少さ
せるので、低電力高効率の半導体素子を製造することに
おいて核心技術と言える。
【００１４】しかし、極低エネルギーのイオン注入は、
極低エネルギーにおけるイオン注入ソースであるイオン
ビーム抽出の困難さによって、使用可能なエネルギーが
制限されるという短所があり、ＳＳＲエピチャネルのた
めのドーププロファイルを具現するために工程時間が長
くなる問題がある。
極低エネルギーにおけるイオン注入ソースであるイオン
ビーム抽出の困難さによって、使用可能なエネルギーが
制限されるという短所があり、ＳＳＲエピチャネルのた
めのドーププロファイルを具現するために工程時間が長
くなる問題がある。
【００１５】
【非特許文献１】Ｙｏｎｇｓｕｎ Ｓｏｈｎ ｅｔ．Ａ
ｌ．、Ｉｏｎ ＩｍｐｌａｎｔＣｏｎｆｅｒｅｎｅｃｅ
２００１「Ｕｌｔｒａ−ｓｈａｌｌｏｗ Ｓｕｐｅｒ
−Ｓｔｅｅｐ−Ｒｅｔｒｏｇａｔｉｏｎ Ｃｈａｎｎｅ
ｌ Ｄｏｐｉｎｇ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍ
ａｎｃｅ Ｓｕｂ−１００ｎｍ ＭＯＳＦＥＴ」。
ｌ．、Ｉｏｎ ＩｍｐｌａｎｔＣｏｎｆｅｒｅｎｅｃｅ
２００１「Ｕｌｔｒａ−ｓｈａｌｌｏｗ Ｓｕｐｅｒ
−Ｓｔｅｅｐ−Ｒｅｔｒｏｇａｔｉｏｎ Ｃｈａｎｎｅ
ｌ Ｄｏｐｉｎｇ ｆｏｒ Ｈｉｇｈ Ｐｅｒｆｏｒｍ
ａｎｃｅ Ｓｕｂ−１００ｎｍ ＭＯＳＦＥＴ」。
【００１６】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子の製造方法における問題点に鑑みてな
されたものであって、本発明の目的は、極低エネルギー
イオン注入法による使用可能なエネルギーの限界を解消
し、長時間の工程で要求される極低エネルギーイオン注
入法の生産性低下を改善するのに好適なエピチャネル構
造を有する半導体素子の製造方法を提供することにあ
る。
従来の半導体素子の製造方法における問題点に鑑みてな
されたものであって、本発明の目的は、極低エネルギー
イオン注入法による使用可能なエネルギーの限界を解消
し、長時間の工程で要求される極低エネルギーイオン注
入法の生産性低下を改善するのに好適なエピチャネル構
造を有する半導体素子の製造方法を提供することにあ
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
になされた本発明によるデカボランドープによる超薄型
エピチャネルを有する半導体素子の製造方法は、デカボ
ラン（Ｄｅｃａｂｏｒａｎｅ）をイオン注入して、半導
体基板の表面下部にチャネルドープ層を形成するステッ
プと、前記チャネルドープ層上にエピ層を形成するステ
ップと、前記エピ層上にゲート酸化膜とゲート電極を順
に形成するステップと、前記ゲート電極のエッジに整列
されながら前記チャネルドープ層より浅いソース／ドレ
ーン拡張領域を形成するステップと、前記ゲート電極の
両側に接するスペーサを形成するステップと、前記半導
体基板内にイオン注入を経て前記ゲート電極の両側スペ
ーサエッジに整列されながら、前記チャネルドープ層よ
り深さが深いソース／ドレーン領域を形成するステップ
とを含むことを特徴とする。
になされた本発明によるデカボランドープによる超薄型
エピチャネルを有する半導体素子の製造方法は、デカボ
ラン（Ｄｅｃａｂｏｒａｎｅ）をイオン注入して、半導
体基板の表面下部にチャネルドープ層を形成するステッ
プと、前記チャネルドープ層上にエピ層を形成するステ
ップと、前記エピ層上にゲート酸化膜とゲート電極を順
に形成するステップと、前記ゲート電極のエッジに整列
されながら前記チャネルドープ層より浅いソース／ドレ
ーン拡張領域を形成するステップと、前記ゲート電極の
両側に接するスペーサを形成するステップと、前記半導
体基板内にイオン注入を経て前記ゲート電極の両側スペ
ーサエッジに整列されながら、前記チャネルドープ層よ
り深さが深いソース／ドレーン領域を形成するステップ
とを含むことを特徴とする。
【００１８】前記チャネルドープ層を形成した後、前記
半導体基板の溶融点より低い温度でアニーリングを行う
ステップと、前記チャネルドープ層上の自然酸化膜を除
去するための水素雰囲気の表面処理を行うステップとを
さらに含むことを特徴とする。前記ソース／ドレーン領
域を形成した後、前記チャネルドープ層の拡散と前記ソ
ース／ドレーン領域の接合深さが深くなることを同時に
抑制する温度で、活性化アニーリングを行うステップを
さらに含むを特徴とする。
半導体基板の溶融点より低い温度でアニーリングを行う
ステップと、前記チャネルドープ層上の自然酸化膜を除
去するための水素雰囲気の表面処理を行うステップとを
さらに含むことを特徴とする。前記ソース／ドレーン領
域を形成した後、前記チャネルドープ層の拡散と前記ソ
ース／ドレーン領域の接合深さが深くなることを同時に
抑制する温度で、活性化アニーリングを行うステップを
さらに含むを特徴とする。
【００１９】また、上記目的を達成するためになされた
本発明によるデカボランドープによる超薄型エピチャネ
ルを有する半導体素子の製造方法は、半導体基板内にウ
ェルを形成するステップと、前記ウェル内の前記半導体
基板の表面下部にデカボランをイオン注入して第１パン
チストップドープ層を形成するステップと、前記半導体
基板の溶融点より低い温度で第１アニーリングを行うス
テップと、前記チャネルドープ層上にエピ層を形成する
ステップと、前記エピ層上にゲート酸化膜とゲート電極
とを順に形成するステップと、前記ゲート電極の両側エ
ッジに整列される第１ソース／ドレーン領域を形成する
ステップと、前記第１ソース／ドレーン領域の下部に前
記ウェルと同じドーパントをイオン注入して、第２パン
チストップドープ層を形成するステップと、前記第１ソ
ース／ドレーン領域に接続しながら前記第１ソース／ド
レーン領域より深い第２ソース／ドレーン領域を形成す
るステップと、前記チャネルドープ層の拡散を抑制する
温度で第２アニーリングを行うことによって、前記第１
及び第２ソース／ドレーン領域内ドーパントを活性化さ
せるステップとを含んでなることを特徴とする。
本発明によるデカボランドープによる超薄型エピチャネ
ルを有する半導体素子の製造方法は、半導体基板内にウ
ェルを形成するステップと、前記ウェル内の前記半導体
基板の表面下部にデカボランをイオン注入して第１パン
チストップドープ層を形成するステップと、前記半導体
基板の溶融点より低い温度で第１アニーリングを行うス
テップと、前記チャネルドープ層上にエピ層を形成する
ステップと、前記エピ層上にゲート酸化膜とゲート電極
とを順に形成するステップと、前記ゲート電極の両側エ
ッジに整列される第１ソース／ドレーン領域を形成する
ステップと、前記第１ソース／ドレーン領域の下部に前
記ウェルと同じドーパントをイオン注入して、第２パン
チストップドープ層を形成するステップと、前記第１ソ
ース／ドレーン領域に接続しながら前記第１ソース／ド
レーン領域より深い第２ソース／ドレーン領域を形成す
るステップと、前記チャネルドープ層の拡散を抑制する
温度で第２アニーリングを行うことによって、前記第１
及び第２ソース／ドレーン領域内ドーパントを活性化さ
せるステップとを含んでなることを特徴とする。
【００２０】前記ウェルを形成した後、前記ウェルの上
部に前記ウェルと同じ導電型のフィールドストップドー
プ層を形成するステップをさらに含むことを特徴とす
る。前記第２ソース／ドレーン領域上に第３ソース／ド
レーン領域を選択的にエピタキシャル成長させるステッ
プをさらに含むことを特徴とする。前記チャネルドープ
層形成後になされるゲート酸化膜、ゲート電極、第１及
び第２ソース／ドレーン領域の形成は、前記チャネルド
ープ層の拡散を抑制する温度範囲でなされることを特徴
とする。
部に前記ウェルと同じ導電型のフィールドストップドー
プ層を形成するステップをさらに含むことを特徴とす
る。前記第２ソース／ドレーン領域上に第３ソース／ド
レーン領域を選択的にエピタキシャル成長させるステッ
プをさらに含むことを特徴とする。前記チャネルドープ
層形成後になされるゲート酸化膜、ゲート電極、第１及
び第２ソース／ドレーン領域の形成は、前記チャネルド
ープ層の拡散を抑制する温度範囲でなされることを特徴
とする。
【００２１】
【発明の実施の形態】次に、本発明に係るデカボランド
ープによる超薄型エピチャネルを有する半導体素子の製
造方法の実施の形態の具体例を図面を参照しながら説明
する。
ープによる超薄型エピチャネルを有する半導体素子の製
造方法の実施の形態の具体例を図面を参照しながら説明
する。
【００２２】本発明は、超薄型ＳＳＲエピチャネル構造
を具現する方法であって、低エネルギーイオン注入より
もドーパント分布の幅を極端的に減らすことができ、低
エネルギーイオン注入時より工程時間を短縮することに
よって優れた生産性を有するデカボランイオン注入法を
エピチャネルドープに応用することによって、低エネル
ギーイオン注入法より向上した特性及び生産性を有する
超薄型ＳＳＲエピチャネルを形成方法を提案する。
を具現する方法であって、低エネルギーイオン注入より
もドーパント分布の幅を極端的に減らすことができ、低
エネルギーイオン注入時より工程時間を短縮することに
よって優れた生産性を有するデカボランイオン注入法を
エピチャネルドープに応用することによって、低エネル
ギーイオン注入法より向上した特性及び生産性を有する
超薄型ＳＳＲエピチャネルを形成方法を提案する。
【００２３】本発明で適用しようとするイオン注入ソー
スであるデカボラン（Ｄｅｃａｂｏｒａｎｅ）は、分子
式がＢ１０Ｈ１４である質量が大きい分子であり、イオ
ン化された時１０個のホウ素原子を含む分子イオンを提
供するので、デカボランはホウ素注入用物質の優れた供
給ソースである化合物である。特に、デカボランイオン
ビームは、１原子からなるホウ素イオンビームを注入で
きる電流単位当たりのホウ素イオン注入量の１０倍を注
入できるので、このようなデカボランイオンビームは、
浅い深さの接合を生成するのに用いられる高い注入量／
低エネルギーイオン注入工程に適合している。
スであるデカボラン（Ｄｅｃａｂｏｒａｎｅ）は、分子
式がＢ１０Ｈ１４である質量が大きい分子であり、イオ
ン化された時１０個のホウ素原子を含む分子イオンを提
供するので、デカボランはホウ素注入用物質の優れた供
給ソースである化合物である。特に、デカボランイオン
ビームは、１原子からなるホウ素イオンビームを注入で
きる電流単位当たりのホウ素イオン注入量の１０倍を注
入できるので、このようなデカボランイオンビームは、
浅い深さの接合を生成するのに用いられる高い注入量／
低エネルギーイオン注入工程に適合している。
【００２４】また、デカボランイオンビームは、イオン
注入される試片（ｗｏｒｋ ｐｉｅｃｅ）表面で、本来
のビームエネルギーのおおよそ１／１１の夫々のホウ素
原子に分割されるので、注入量が同等な１原子からなる
ホウ素イオンビームエネルギーの１１倍のエネルギーで
伝送される時、ホウ素イオン注入時とほとんど同じイオ
ン注入深さを有するようになる。このような特徴によっ
て、デカボランイオンビームは、低エネルギーイオンビ
ーム抽出の困難さなしに用いることができる長所があ
る。
注入される試片（ｗｏｒｋ ｐｉｅｃｅ）表面で、本来
のビームエネルギーのおおよそ１／１１の夫々のホウ素
原子に分割されるので、注入量が同等な１原子からなる
ホウ素イオンビームエネルギーの１１倍のエネルギーで
伝送される時、ホウ素イオン注入時とほとんど同じイオ
ン注入深さを有するようになる。このような特徴によっ
て、デカボランイオンビームは、低エネルギーイオンビ
ーム抽出の困難さなしに用いることができる長所があ
る。
【００２５】上述したデカボラン分子（Ｂ１０Ｈ１４）
をイオン化してＢ１０Ｈ１４ ＋形態の質量の大きいイオ
ンをイオン注入する場合、同じイオン注入エネルギーで
そのイオン注入深さがホウ素に比べて１／１１程度に非
常に浅いドープ層を形成できる。また、ホウ素イオン注
入に比べてより高い加速エネルギーを用いてもより一層
浅いドープ層を形成でき、ホウ素イオン注入に比べて１
０％注入量のデカボランのイオン注入でも、同じドーズ
量のホウ素を試片内に注入する効果もある。
をイオン化してＢ１０Ｈ１４ ＋形態の質量の大きいイオ
ンをイオン注入する場合、同じイオン注入エネルギーで
そのイオン注入深さがホウ素に比べて１／１１程度に非
常に浅いドープ層を形成できる。また、ホウ素イオン注
入に比べてより高い加速エネルギーを用いてもより一層
浅いドープ層を形成でき、ホウ素イオン注入に比べて１
０％注入量のデカボランのイオン注入でも、同じドーズ
量のホウ素を試片内に注入する効果もある。
【００２６】図７は、各々ホウ素イオン（Ｂ＋）、ＢＦ
２ ＋、Ｂ１０Ｈ１４ ＋がシリコン基板にイオン注入され
た時の基板内のホウ素濃度の分布を示すグラフである。
図７において、横座標は基板内の深さを示し、縦座標は
ホウ素の濃度を示す。そして、カーブｐ３、ｐ４、そし
てカーブｐ５は、ホウ素イオン（Ｂ＋）、ＢＦ２ ＋、Ｂ
１０Ｈ１４ ＋の場合を示す。ここで、ホウ素イオンのイ
オン注入は、５ｋｅＶの加速エネルギーと１×１０１４
／ｃｍ２のドーズからなり、ＢＦ２ ＋のイオン注入は、
５ｋｅＶの加速エネルギーと１×１０１４／ｃｍ２のド
ーズからなり、Ｂ１０Ｈ１４ ＋のイオン注入は、５ｋｅ
Ｖの加速エネルギーと１×１０ １３／ｃｍ２のドーズか
らなる。
２ ＋、Ｂ１０Ｈ１４ ＋がシリコン基板にイオン注入され
た時の基板内のホウ素濃度の分布を示すグラフである。
図７において、横座標は基板内の深さを示し、縦座標は
ホウ素の濃度を示す。そして、カーブｐ３、ｐ４、そし
てカーブｐ５は、ホウ素イオン（Ｂ＋）、ＢＦ２ ＋、Ｂ
１０Ｈ１４ ＋の場合を示す。ここで、ホウ素イオンのイ
オン注入は、５ｋｅＶの加速エネルギーと１×１０１４
／ｃｍ２のドーズからなり、ＢＦ２ ＋のイオン注入は、
５ｋｅＶの加速エネルギーと１×１０１４／ｃｍ２のド
ーズからなり、Ｂ１０Ｈ１４ ＋のイオン注入は、５ｋｅ
Ｖの加速エネルギーと１×１０ １３／ｃｍ２のドーズか
らなる。
【００２７】ホウ素イオンのイオン注入時、ホウ素イオ
ンは基板内に深くイオン注入され、１０ｎｍより深い位
置にプロファイルのピック値が位置する。ＢＦ２ ＋の場
合とＢ１０Ｈ１４ ＋のイオン注入時には、共通的に約３
ｎｍにプロファイルのピック値が位置し、より深い位置
では急速にホウ素の濃度が減少する。そして、カーブｐ
３とｐ４は、互いに異なる減少プロファイルを示してお
り、カーブｐ３は、ホウ素がより狭い分布を示し、カー
ブｐ３とカーブｐ４とを比較すると、カーブｐ３のピッ
ク高さはカーブｐ４のピック高さより高い。これは、Ｂ
１０Ｈ１４ ＋のイオン注入時、ＢＦ２ ＋のイオン注入ド
ーズの１／１０の注入量（ｄｏｓｅ）で同じホウ素のイ
オン注入量が得られることを意味する。
ンは基板内に深くイオン注入され、１０ｎｍより深い位
置にプロファイルのピック値が位置する。ＢＦ２ ＋の場
合とＢ１０Ｈ１４ ＋のイオン注入時には、共通的に約３
ｎｍにプロファイルのピック値が位置し、より深い位置
では急速にホウ素の濃度が減少する。そして、カーブｐ
３とｐ４は、互いに異なる減少プロファイルを示してお
り、カーブｐ３は、ホウ素がより狭い分布を示し、カー
ブｐ３とカーブｐ４とを比較すると、カーブｐ３のピッ
ク高さはカーブｐ４のピック高さより高い。これは、Ｂ
１０Ｈ１４ ＋のイオン注入時、ＢＦ２ ＋のイオン注入ド
ーズの１／１０の注入量（ｄｏｓｅ）で同じホウ素のイ
オン注入量が得られることを意味する。
【００２８】Ｂ１０Ｈ１４ ＋とＢＦ２ ＋イオンは、同じ
加速エネルギーでイオン注入される。同じ加速エネルギ
ーでイオン注入がなされる時、Ｂ１０Ｈ１４ ＋は、ＢＦ
２ ＋より浅くイオン注入できることが分かる。また、同
じ深さにホウ素をイオン注入する場合、Ｂ１０Ｈ１４ ＋
のための加速エネルギーは、ＢＦ２ ＋の加速エネルギー
より高くセッティングできることが分かる。
加速エネルギーでイオン注入される。同じ加速エネルギ
ーでイオン注入がなされる時、Ｂ１０Ｈ１４ ＋は、ＢＦ
２ ＋より浅くイオン注入できることが分かる。また、同
じ深さにホウ素をイオン注入する場合、Ｂ１０Ｈ１４ ＋
のための加速エネルギーは、ＢＦ２ ＋の加速エネルギー
より高くセッティングできることが分かる。
【００２９】図８は、Ｂ１０Ｈ１４ ＋とＢＦ２ ＋を殆ど
同じ深さにイオン注入した場合の実験結果であって、横
座標は、基板内の深さを、縦座標は、ホウ素濃度を示
す。カーブｐ７は、１０ｋｅＶの加速エネルギーと１×
１０１３／ｃｍ２の注入量でＢ １０Ｈ１４ ＋をイオン注
入した時の結果であり、カーブｐ８は、５ｋｅＶの加速
エネルギーと１×１０１４／ｃｍ２の注入量でＢＦ２ ＋
をイオン注入した時の結果である。図に示すように、カ
ーブｐ７とカーブｐ８とは同じ分布を示す。結局、イオ
ン注入ソースにＢ１０Ｈ１４ ＋を用いてホウ素をイオン
注入する場合、その加速エネルギーは、イオン注入ソー
スにＢＦ２ ＋を用いたイオン注入の加速エネルギーの２
倍となる。
同じ深さにイオン注入した場合の実験結果であって、横
座標は、基板内の深さを、縦座標は、ホウ素濃度を示
す。カーブｐ７は、１０ｋｅＶの加速エネルギーと１×
１０１３／ｃｍ２の注入量でＢ １０Ｈ１４ ＋をイオン注
入した時の結果であり、カーブｐ８は、５ｋｅＶの加速
エネルギーと１×１０１４／ｃｍ２の注入量でＢＦ２ ＋
をイオン注入した時の結果である。図に示すように、カ
ーブｐ７とカーブｐ８とは同じ分布を示す。結局、イオ
ン注入ソースにＢ１０Ｈ１４ ＋を用いてホウ素をイオン
注入する場合、その加速エネルギーは、イオン注入ソー
スにＢＦ２ ＋を用いたイオン注入の加速エネルギーの２
倍となる。
【００３０】上述したように、Ｂ１０Ｈ１４ ＋（以下、
「デカボラン」と記す）イオン注入で非常に効率的に極
度に浅いドープが可能であり、特に、超薄型ＳＳＲエピ
チャネル形成に適用する時、極低エネルギーイオン注入
法よりドープ幅が狭いＳＳＲドープが可能な長所がある
ので、極度に非常に浅いソース／ドレーン構造のトラン
ジスタ性能改善効果が大きい。
「デカボラン」と記す）イオン注入で非常に効率的に極
度に浅いドープが可能であり、特に、超薄型ＳＳＲエピ
チャネル形成に適用する時、極低エネルギーイオン注入
法よりドープ幅が狭いＳＳＲドープが可能な長所がある
ので、極度に非常に浅いソース／ドレーン構造のトラン
ジスタ性能改善効果が大きい。
【００３１】図９乃至図１３は、本発明の第１の実施例
に係るｎＭＯＳＦＥＴの製造方法を説明するための工程
断面図である。図９に示すように、半導体基板３１の所
定部分にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）、またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程を通し
て素子隔離のためのフィールド酸化膜３２を形成した
後、半導体基板３１にｐ型ドーパントをイオン注入して
深いｐ型ウェル３３を形成し、続いてｐ型ドーパントを
イオン注入してｐ型ウェル３３より浅いｐ型フィールド
ストップ層３４を形成する。ここで、ｐ型ウェル３３と
ｐ型フィールドストップ層３４を形成するためのｐ型ド
ーパントにはホウ素を用いる。
に係るｎＭＯＳＦＥＴの製造方法を説明するための工程
断面図である。図９に示すように、半導体基板３１の所
定部分にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓ
ｏｌａｔｉｏｎ）、またはＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）工程を通し
て素子隔離のためのフィールド酸化膜３２を形成した
後、半導体基板３１にｐ型ドーパントをイオン注入して
深いｐ型ウェル３３を形成し、続いてｐ型ドーパントを
イオン注入してｐ型ウェル３３より浅いｐ型フィールド
ストップ層３４を形成する。ここで、ｐ型ウェル３３と
ｐ型フィールドストップ層３４を形成するためのｐ型ド
ーパントにはホウ素を用いる。
【００３２】次いで、ｐ型ドーパントとしてデカボラン
イオン（Ｂ１０Ｈ１４ ＋）をイオン注入して、半導体基
板３１の表面から１０ｎｍ乃至５０ｎｍ深さの浅いｐ型
ｎチャネルドープ層３５を形成する。
イオン（Ｂ１０Ｈ１４ ＋）をイオン注入して、半導体基
板３１の表面から１０ｎｍ乃至５０ｎｍ深さの浅いｐ型
ｎチャネルドープ層３５を形成する。
【００３３】次に、図１０に示すように、ｐ型ｎチャネ
ルドープ層３５の形成のためのイオン注入時のイオン衝
突（ｉｏｎ ｂｏｍｂａｒｄｍｅｎｔ）によって発生す
る半導体基板３１の表面の結晶欠陥を回復させ、ｐ型ｎ
チャネルドープ層３５内に注入されたドーパントが結晶
内で隣接したシリコン原子と安定な結合を形成するよう
にし、かつドーパント拡散を最大に抑制するためにシリ
コン溶融点（１４１４℃）以下の温度で急速アニーリン
グ、またはスパイク急速アニーリングのような回復アニ
ーリング工程を行う。
ルドープ層３５の形成のためのイオン注入時のイオン衝
突（ｉｏｎ ｂｏｍｂａｒｄｍｅｎｔ）によって発生す
る半導体基板３１の表面の結晶欠陥を回復させ、ｐ型ｎ
チャネルドープ層３５内に注入されたドーパントが結晶
内で隣接したシリコン原子と安定な結合を形成するよう
にし、かつドーパント拡散を最大に抑制するためにシリ
コン溶融点（１４１４℃）以下の温度で急速アニーリン
グ、またはスパイク急速アニーリングのような回復アニ
ーリング工程を行う。
【００３４】ここで、スパイク急速アニーリング（ＳＲ
ＴＡ）は、短い時間内に常温で目標温度まで温度を増加
させた後、目標温度で遅延なしに直ちに常温に温度を下
げるアニーリング工程（ランピング率（ｒａｍｐｉｎｇ
ｒａｔｅ）：１５０℃／ｓｅｃ以上、遅延時間：１ｓ
ｅｃ以下）を言う。好ましくは、急速アニーリング（Ｒ
ＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴ
Ａ）は、シリコンの溶融点である１４１４℃より低いな
がら結晶欠陥を回復させることのできる温度、例えば９
５０℃乃至１１５０℃の範囲で行う。
ＴＡ）は、短い時間内に常温で目標温度まで温度を増加
させた後、目標温度で遅延なしに直ちに常温に温度を下
げるアニーリング工程（ランピング率（ｒａｍｐｉｎｇ
ｒａｔｅ）：１５０℃／ｓｅｃ以上、遅延時間：１ｓ
ｅｃ以下）を言う。好ましくは、急速アニーリング（Ｒ
ＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴ
Ａ）は、シリコンの溶融点である１４１４℃より低いな
がら結晶欠陥を回復させることのできる温度、例えば９
５０℃乃至１１５０℃の範囲で行う。
【００３５】結局、回復アニーリングを介して、ｐ型ｎ
チャネルドープ層３５は、イオン注入されたドーパント
と半導体基板３１内のシリコンとが安定した結合を形成
しながら結晶欠陥が除去された層に改質される。すなわ
ち、アニーリング時に、デカボランの中の水素が抜け
て、ドーパントであるホウ素とシリコンとが安定した結
合をなす。次いで、回復アニーリング後にｐ型ｎチャネ
ルドープ層３５上に生成された自然酸化膜（ｎａｔｉｖ
ｅ ｏｘｉｄｅ）（図示せず）を除去するため、水素雰
囲気で表面処理工程を行う。この場合、水素雰囲気で表
面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）
と反応してＨ２Ｏなどに揮発されることによって自然酸
化膜が除去され、表面処理時温度は、ｐ型ｎチャネルド
ープ層３５内のドーパントの拡散を防止する温度が好ま
しい。
チャネルドープ層３５は、イオン注入されたドーパント
と半導体基板３１内のシリコンとが安定した結合を形成
しながら結晶欠陥が除去された層に改質される。すなわ
ち、アニーリング時に、デカボランの中の水素が抜け
て、ドーパントであるホウ素とシリコンとが安定した結
合をなす。次いで、回復アニーリング後にｐ型ｎチャネ
ルドープ層３５上に生成された自然酸化膜（ｎａｔｉｖ
ｅ ｏｘｉｄｅ）（図示せず）を除去するため、水素雰
囲気で表面処理工程を行う。この場合、水素雰囲気で表
面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）
と反応してＨ２Ｏなどに揮発されることによって自然酸
化膜が除去され、表面処理時温度は、ｐ型ｎチャネルド
ープ層３５内のドーパントの拡散を防止する温度が好ま
しい。
【００３６】次に、図１１に示すように、自然酸化膜が
除去された半導体基板３１、好ましくは、ｐ型ｎチャネ
ルドープ層３５上に選択的にエピタキシャル成長法（Ｓ
ｅｌｅｃｔｉｖｅｌｙ Ｅｐｉｔａｘｉｉａｌ Ｇｒｏ
ｗｔｈ； ＳＥＧ）で５ｎｍないし３０ｎｍ厚さのエピ
層３６を成長させる。上述したように、回復アニーリン
グによりｐ型ｎチャネルドープ層３５が化学的に安定し
た非常に薄いｐ型ｎチャネルドープ層３５Ａに活性化さ
れることによって、水素雰囲気での表面処理及びエピ層
３６成長時にもドーパントの損失及び再分布が最小化さ
れたＳＳＲデルタドーププロファイルを有するＳＳＲエ
ピチャネル構造が形成される。
除去された半導体基板３１、好ましくは、ｐ型ｎチャネ
ルドープ層３５上に選択的にエピタキシャル成長法（Ｓ
ｅｌｅｃｔｉｖｅｌｙ Ｅｐｉｔａｘｉｉａｌ Ｇｒｏ
ｗｔｈ； ＳＥＧ）で５ｎｍないし３０ｎｍ厚さのエピ
層３６を成長させる。上述したように、回復アニーリン
グによりｐ型ｎチャネルドープ層３５が化学的に安定し
た非常に薄いｐ型ｎチャネルドープ層３５Ａに活性化さ
れることによって、水素雰囲気での表面処理及びエピ層
３６成長時にもドーパントの損失及び再分布が最小化さ
れたＳＳＲデルタドーププロファイルを有するＳＳＲエ
ピチャネル構造が形成される。
【００３７】次いで、図１２に示すように、ＳＳＲエピ
チャネル構造、例えば、デカボランイオン注入で形成さ
れたｐ型ｎチャネルドープ層３５Ａが下部に位置するエ
ピ層３６上に６５０℃乃至７５０℃の温度範囲でゲート
酸化膜３７を形成する。この場合、ゲート酸化膜３７を
形成する温度範囲を相対的に低温とするが、ｐ型ｎチャ
ネルドープ層３５Ａ内のドーパントの再分布及び拡散を
抑制するためである。このため、ゲート酸化膜３７に
は、低温で形成される酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａ
ｔｕｒｅ Ｏｘｉｄｅ； ＬＴＯ）、窒化酸化膜（Ｓｉ
ｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）、高誘電膜、また
は酸化膜／高誘電膜の積層膜を用い、これらゲート酸化
膜３７の形成の時、低温で形成する低熱工程を行うこと
によって、ｐ型ｎチャネルドープ層３５Ａ内のドーパン
トの再分布及び拡散を抑制させて、ＳＳＲドーププロフ
ァイルを維持させることができる。
チャネル構造、例えば、デカボランイオン注入で形成さ
れたｐ型ｎチャネルドープ層３５Ａが下部に位置するエ
ピ層３６上に６５０℃乃至７５０℃の温度範囲でゲート
酸化膜３７を形成する。この場合、ゲート酸化膜３７を
形成する温度範囲を相対的に低温とするが、ｐ型ｎチャ
ネルドープ層３５Ａ内のドーパントの再分布及び拡散を
抑制するためである。このため、ゲート酸化膜３７に
は、低温で形成される酸化膜（Ｌｏｗ Ｔｅｍｐｅｒａ
ｔｕｒｅ Ｏｘｉｄｅ； ＬＴＯ）、窒化酸化膜（Ｓｉ
ｌｉｃｏｎ ｏｘｙｎｉｔｒｉｄｅ）、高誘電膜、また
は酸化膜／高誘電膜の積層膜を用い、これらゲート酸化
膜３７の形成の時、低温で形成する低熱工程を行うこと
によって、ｐ型ｎチャネルドープ層３５Ａ内のドーパン
トの再分布及び拡散を抑制させて、ＳＳＲドーププロフ
ァイルを維持させることができる。
【００３８】例えば、シリコン熱酸化膜は、６５０℃乃
至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃
至７５０℃の温度でシリコン熱酸化膜を形成した後、シ
リコン熱酸化膜を窒素プラズマ、またはアンモニアプラ
ズマ処理して形成し、高誘電率膜は３００℃乃至６５０
℃の温度で蒸着した後、４００℃乃至７００℃で炉アニ
ーリングして形成するか、または３００℃乃至６５０℃
の温度で蒸着した後、６００℃乃至８００℃で急速アニ
ーリングして形成する。そして、高誘電率膜を用いる場
合、高誘電率膜の膜質改善のために熱処理を行う場合、
最高温度を３００℃乃至７００℃の範囲に制限する。次
いで、ゲート酸化膜３７上にゲート電極用の導電膜を蒸
着及び所定の線幅にパターニングしてゲート電極３８を
形成した後、別の感光膜マスク（図示せず）やゲート電
極３８をイオン注入マスクにして、低エネルギーで高い
注入量のｎ型ドーパント（ｎ＋）をイオン注入して、ｎ
＋ソース／ドレーン拡張領域３９を形成する。
至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃
至７５０℃の温度でシリコン熱酸化膜を形成した後、シ
リコン熱酸化膜を窒素プラズマ、またはアンモニアプラ
ズマ処理して形成し、高誘電率膜は３００℃乃至６５０
℃の温度で蒸着した後、４００℃乃至７００℃で炉アニ
ーリングして形成するか、または３００℃乃至６５０℃
の温度で蒸着した後、６００℃乃至８００℃で急速アニ
ーリングして形成する。そして、高誘電率膜を用いる場
合、高誘電率膜の膜質改善のために熱処理を行う場合、
最高温度を３００℃乃至７００℃の範囲に制限する。次
いで、ゲート酸化膜３７上にゲート電極用の導電膜を蒸
着及び所定の線幅にパターニングしてゲート電極３８を
形成した後、別の感光膜マスク（図示せず）やゲート電
極３８をイオン注入マスクにして、低エネルギーで高い
注入量のｎ型ドーパント（ｎ＋）をイオン注入して、ｎ
＋ソース／ドレーン拡張領域３９を形成する。
【００３９】ここで、ゲート電極３８を形成するための
導電膜は、ポリシリコン膜、ポリシリコン膜と金属膜と
の積層膜であっても良く、ポリシリコン膜とシリサイド
膜との積層膜であっても良い。そして、ｎ＋ソース／ド
レーン拡張領域３９を形成するためのｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を用いる。
導電膜は、ポリシリコン膜、ポリシリコン膜と金属膜と
の積層膜であっても良く、ポリシリコン膜とシリサイド
膜との積層膜であっても良い。そして、ｎ＋ソース／ド
レーン拡張領域３９を形成するためのｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を用いる。
【００４０】次いで、ゲート電極３８を含む全面にスペ
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックしてゲート電極３８の側壁に接するスペーサ４０
を形成する。ここで、スペーサ４０は、窒化膜または酸
化膜を用いる。次いで、別の感光膜マスクやゲート電極
３８及びスペーサ４０をイオン注入マスクにして、高い
注入量のｎ型ドーパントをイオン注入して、ｎ＋ソース
／ドレーン拡張領域３９に電気的に接続するｎ＋ソース
／ドレーン領域４１を形成する。この場合、ｎ＋ソース
／ドレーン領域４１は、ｎ＋ソース／ドレーン拡張領域
３９のイオン注入より深い。
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックしてゲート電極３８の側壁に接するスペーサ４０
を形成する。ここで、スペーサ４０は、窒化膜または酸
化膜を用いる。次いで、別の感光膜マスクやゲート電極
３８及びスペーサ４０をイオン注入マスクにして、高い
注入量のｎ型ドーパントをイオン注入して、ｎ＋ソース
／ドレーン拡張領域３９に電気的に接続するｎ＋ソース
／ドレーン領域４１を形成する。この場合、ｎ＋ソース
／ドレーン領域４１は、ｎ＋ソース／ドレーン拡張領域
３９のイオン注入より深い。
【００４１】次に図１３に示すように、ｎ＋ソース／ド
レーン領域４１とｎ＋ソース／ドレーン拡張領域３９内
のドーパントを電気的に活性化させるために活性化アニ
ーリングを行うが、活性化アニーリングは、ｐ型ｎチャ
ネルドープ層３５ａの拡散とｎ＋ソース／ドレーン領域
４１とｎ＋ソース／ドレーン拡張領域３９との接合深さ
が深くなることを同時に抑制する温度で行う。好ましく
は、活性化アニーリングは、６００℃乃至１０００℃の
急速アニーリング（ＲＴＡ）、３００℃乃至７５０℃の
炉アニーリング、または６００℃乃至１１００℃のスパ
イク急速アニーリング（ＳＲＴＡ）の中から選択され
る。一方、ゲート電極３８及びｎ＋ソース／ドレーン領
域４１の形成工程を熱履歴が低い低熱工程を通して行う
と、ドーパントの拡散が抑制されたＳＳＲエピチャネル
構造を維持させることができる。
レーン領域４１とｎ＋ソース／ドレーン拡張領域３９内
のドーパントを電気的に活性化させるために活性化アニ
ーリングを行うが、活性化アニーリングは、ｐ型ｎチャ
ネルドープ層３５ａの拡散とｎ＋ソース／ドレーン領域
４１とｎ＋ソース／ドレーン拡張領域３９との接合深さ
が深くなることを同時に抑制する温度で行う。好ましく
は、活性化アニーリングは、６００℃乃至１０００℃の
急速アニーリング（ＲＴＡ）、３００℃乃至７５０℃の
炉アニーリング、または６００℃乃至１１００℃のスパ
イク急速アニーリング（ＳＲＴＡ）の中から選択され
る。一方、ゲート電極３８及びｎ＋ソース／ドレーン領
域４１の形成工程を熱履歴が低い低熱工程を通して行う
と、ドーパントの拡散が抑制されたＳＳＲエピチャネル
構造を維持させることができる。
【００４２】上述した実施例において、ｐ型ｎチャネル
ドープ層３５Ａは、ショットチャネル効果を抑制するパ
ンチストップ層の役割も同時に行う。そして、ｐ型ｎチ
ャネルドープ層３５Ａの最大ドープの深さをｎ＋ソース
／ドレーン領域４１の接合の深さより浅くすることによ
って、ｎ＋−ｐ接合に対する接合キャパシタンス及び接
合漏れ電流を減少させる。
ドープ層３５Ａは、ショットチャネル効果を抑制するパ
ンチストップ層の役割も同時に行う。そして、ｐ型ｎチ
ャネルドープ層３５Ａの最大ドープの深さをｎ＋ソース
／ドレーン領域４１の接合の深さより浅くすることによ
って、ｎ＋−ｐ接合に対する接合キャパシタンス及び接
合漏れ電流を減少させる。
【００４３】図１４乃至図１９は、本発明の第２の実施
例に係るＣＭＯＳＦＥＴの製造方法を説明するための工
程断面図である。図１４に示すように、半導体基板５１
の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を介して素
子隔離のためのフィールド酸化膜５２を形成した後、半
導体基板５１上に感光膜を塗布し、露光及び現像により
パターニングして半導体基板５１のｐＭＯＳＦＥＴが形
成される領域（以下、「ｐＭＯＳ領域」と記す）を露出
させる第１マスク５３を形成する。
例に係るＣＭＯＳＦＥＴの製造方法を説明するための工
程断面図である。図１４に示すように、半導体基板５１
の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を介して素
子隔離のためのフィールド酸化膜５２を形成した後、半
導体基板５１上に感光膜を塗布し、露光及び現像により
パターニングして半導体基板５１のｐＭＯＳＦＥＴが形
成される領域（以下、「ｐＭＯＳ領域」と記す）を露出
させる第１マスク５３を形成する。
【００４４】次いで、第１マスク５３により露出された
半導体基板５１にｎ型ドーパントをイオン注入して深い
ｎ型ウェル５４を形成し、連続してｎ型ドーパントをイ
オン注入してｎ型ウェル５４より浅いｎ型フィールドス
トップ層５５を形成する。次いで、ｎ型フィールドスト
ップ層５５を形成するためのイオン注入エネルギーより
低いエネルギーでｎ型ドーパントをイオン注入すること
によって、表面から１０ｎｍないし５０ｎｍの深さの浅
いｎ型ｐチャネルドープ層５６を形成する。
半導体基板５１にｎ型ドーパントをイオン注入して深い
ｎ型ウェル５４を形成し、連続してｎ型ドーパントをイ
オン注入してｎ型ウェル５４より浅いｎ型フィールドス
トップ層５５を形成する。次いで、ｎ型フィールドスト
ップ層５５を形成するためのイオン注入エネルギーより
低いエネルギーでｎ型ドーパントをイオン注入すること
によって、表面から１０ｎｍないし５０ｎｍの深さの浅
いｎ型ｐチャネルドープ層５６を形成する。
【００４５】ここで、ｎ型ドーパントには燐（Ｐ）、ま
たは砒素（Ａｓ）を用いる。次に、図１５に示すよう
に、第１マスク５３を除去した後、再び感光膜を塗布し
露光及び現像によりパターニングして、半導体基板５１
のｎＭＯＳＦＥＴが形成される領域（以下、「ｎＭＯＳ
領域」と記す）を露出させる第２マスク５７を形成す
る。次いで、第２マスク５７により露出された半導体基
板５１にｐ型ドーパントをイオン注入して深いｐ型ウェ
ル５８を形成し、連続してｐ型ドーパントをイオン注入
してｐ型ウェル５８より浅いｐ型フィールドストップ層
５９を形成する。次いで、デカボランイオン（Ｂ１０Ｈ
１４ ＋）をイオン注入して、半導体基板５１の表面から
１０ｎｍ乃至５０ｎｍの深さの非常に浅いｐ型ｎチャネ
ルドープ層６０を形成する。
たは砒素（Ａｓ）を用いる。次に、図１５に示すよう
に、第１マスク５３を除去した後、再び感光膜を塗布し
露光及び現像によりパターニングして、半導体基板５１
のｎＭＯＳＦＥＴが形成される領域（以下、「ｎＭＯＳ
領域」と記す）を露出させる第２マスク５７を形成す
る。次いで、第２マスク５７により露出された半導体基
板５１にｐ型ドーパントをイオン注入して深いｐ型ウェ
ル５８を形成し、連続してｐ型ドーパントをイオン注入
してｐ型ウェル５８より浅いｐ型フィールドストップ層
５９を形成する。次いで、デカボランイオン（Ｂ１０Ｈ
１４ ＋）をイオン注入して、半導体基板５１の表面から
１０ｎｍ乃至５０ｎｍの深さの非常に浅いｐ型ｎチャネ
ルドープ層６０を形成する。
【００４６】次に、図１６に示すように、第２マスク５
７を除去した後、ｎ型ｐチャネルドープ層５６及びｐ型
ｎチャネルドープ層６０の形成のためのイオン注入時の
イオン衝突によって発生する半導体基板５１表面の結晶
欠陥を回復させ、注入されたドーパントが結晶内で隣接
したシリコン原子と安定な結合を形成するようにし、か
つドーパント拡散を最大に抑制するために、シリコン溶
融点（１４１４℃）以下の温度で急速アニーリング（Ｒ
ＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴ
Ａ）のような回復アニーリング工程を行う。
７を除去した後、ｎ型ｐチャネルドープ層５６及びｐ型
ｎチャネルドープ層６０の形成のためのイオン注入時の
イオン衝突によって発生する半導体基板５１表面の結晶
欠陥を回復させ、注入されたドーパントが結晶内で隣接
したシリコン原子と安定な結合を形成するようにし、か
つドーパント拡散を最大に抑制するために、シリコン溶
融点（１４１４℃）以下の温度で急速アニーリング（Ｒ
ＴＡ）、またはスパイク急速アニーリング（Ｓ−ＲＴ
Ａ）のような回復アニーリング工程を行う。
【００４７】好ましくは、急速アニーリング（ＲＴ
Ａ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）
は、シリコンの溶融点である１４１４℃より低いながら
結晶欠陥を回復させることのできる温度、例えば９５０
℃乃至１１５０℃の範囲で行う。結局、ｎ型ｐチャネル
ドープ層５６とｐ型ｎチャネルドープ層６０は、各々イ
オン注入されたドーパントと半導体基板３１内のシリコ
ンとが安定した結合を形成しながら結晶欠陥が除去され
た層に改質される。以下、改質されたｎ型ｐチャネルド
ープ層５６とｐ型ｎチャネルドープ層６０とを図面符号
５６Ａ、６０Ａで示す。
Ａ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）
は、シリコンの溶融点である１４１４℃より低いながら
結晶欠陥を回復させることのできる温度、例えば９５０
℃乃至１１５０℃の範囲で行う。結局、ｎ型ｐチャネル
ドープ層５６とｐ型ｎチャネルドープ層６０は、各々イ
オン注入されたドーパントと半導体基板３１内のシリコ
ンとが安定した結合を形成しながら結晶欠陥が除去され
た層に改質される。以下、改質されたｎ型ｐチャネルド
ープ層５６とｐ型ｎチャネルドープ層６０とを図面符号
５６Ａ、６０Ａで示す。
【００４８】次いで、回復アニーリング後、結晶欠陥が
除去されたｎ型ｐチャネルドープ層５６ａ及びｐ型ｎチ
ャネルドープ層６０ａ上に回復アニーリング時に生成さ
れた自然酸化膜（図示せず）を除去するため、水素雰囲
気下で表面処理工程を行う。この場合、水素雰囲気で表
面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）
と反応してＨ２Ｏなどに揮発されることによって、自然
酸化膜が除去される。
除去されたｎ型ｐチャネルドープ層５６ａ及びｐ型ｎチ
ャネルドープ層６０ａ上に回復アニーリング時に生成さ
れた自然酸化膜（図示せず）を除去するため、水素雰囲
気下で表面処理工程を行う。この場合、水素雰囲気で表
面処理すると、水素（Ｈ２）が自然酸化膜（ＳｉＯ２）
と反応してＨ２Ｏなどに揮発されることによって、自然
酸化膜が除去される。
【００４９】次に、図１７に示すように、自然酸化膜が
除去された半導体基板５１、好ましくは、ｎ型ｐチャネ
ルドープ層５６Ａ及びｐ型ｎチャネルドープ層６０Ａ上
に同時に選択的にエピタキシャル成長法（ＳＥＧ）で５
ｎｍ乃至３０ｎｍ厚さのエピ層６１、６２を成長させ
る。上述したような回復アニーリングによって、ｎ型ｐ
チャネルドープ層５６Ａ及びｐ型ｎチャネルドープ層６
０Ａが化学的に安定した、非常に浅いｎ型ｐチャネルド
ープ層５６Ｂ及びｐ型ｎチャネルドープ層６０Ｂに活性
化されることによって、水素雰囲気での表面処理及びエ
ピ層６１、６２の成長時にも各々ｎＭＯＳ領域とｐＭＯ
Ｓ領域にドーパント損失及び再分布が最小化されたＳＳ
Ｒデルタドーププロファイルを有するＳＳＲエピチャネ
ル構造が形成される。
除去された半導体基板５１、好ましくは、ｎ型ｐチャネ
ルドープ層５６Ａ及びｐ型ｎチャネルドープ層６０Ａ上
に同時に選択的にエピタキシャル成長法（ＳＥＧ）で５
ｎｍ乃至３０ｎｍ厚さのエピ層６１、６２を成長させ
る。上述したような回復アニーリングによって、ｎ型ｐ
チャネルドープ層５６Ａ及びｐ型ｎチャネルドープ層６
０Ａが化学的に安定した、非常に浅いｎ型ｐチャネルド
ープ層５６Ｂ及びｐ型ｎチャネルドープ層６０Ｂに活性
化されることによって、水素雰囲気での表面処理及びエ
ピ層６１、６２の成長時にも各々ｎＭＯＳ領域とｐＭＯ
Ｓ領域にドーパント損失及び再分布が最小化されたＳＳ
Ｒデルタドーププロファイルを有するＳＳＲエピチャネ
ル構造が形成される。
【００５０】次いで、図１８に示すように、ＳＳＲエピ
チャネル構造、例えばｎ型ｐチャネルドープ層５６Ｂ及
びｐ型ｎチャネルドープ層６０Ｂ上に６５０℃乃至７５
０℃の温度範囲でゲート酸化膜６３を形成する。この場
合、ゲート酸化膜６３を形成する温度範囲を相対的に低
温とするが、その理由はｐ型ｎチャネルドープ層６０Ｂ
内のドーパントの拡散を抑制するためである。このた
め、ゲート酸化膜６３には低温で形成される酸化膜（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＬＴ
Ｏ）、窒化酸化膜（Ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉ
ｄｅ）、高誘電膜、または酸化膜／高誘電膜の積層膜を
用い、これらゲート酸化膜６３を形成する時、低温で形
成する低熱工程を行うことによって、ｐ型ｎチャネルド
ープ層６０ｂ内のドーパントの再分布及び拡散を抑制さ
せて、ＳＳＲドーププロファイルを維持させることがで
きる。
チャネル構造、例えばｎ型ｐチャネルドープ層５６Ｂ及
びｐ型ｎチャネルドープ層６０Ｂ上に６５０℃乃至７５
０℃の温度範囲でゲート酸化膜６３を形成する。この場
合、ゲート酸化膜６３を形成する温度範囲を相対的に低
温とするが、その理由はｐ型ｎチャネルドープ層６０Ｂ
内のドーパントの拡散を抑制するためである。このた
め、ゲート酸化膜６３には低温で形成される酸化膜（Ｌ
ｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＬＴ
Ｏ）、窒化酸化膜（Ｓｉｌｉｃｏｎ ｏｘｙｎｉｔｒｉ
ｄｅ）、高誘電膜、または酸化膜／高誘電膜の積層膜を
用い、これらゲート酸化膜６３を形成する時、低温で形
成する低熱工程を行うことによって、ｐ型ｎチャネルド
ープ層６０ｂ内のドーパントの再分布及び拡散を抑制さ
せて、ＳＳＲドーププロファイルを維持させることがで
きる。
【００５１】例えば、シリコン熱酸化膜は、６５０℃乃
至７５０℃の温度で形成し、窒化酸化膜は６５０℃乃至
７５０℃の温度でシリコン熱酸化膜を形成した後、シリ
コン熱酸化膜を窒素プラズマ、またはアンモニアプラズ
マ処理して形成し、高誘電率膜は３００℃乃至６５０℃
の温度で蒸着した後、４００℃乃至７００℃で炉アニー
リングして形成するか、または３００℃乃至６５０℃の
温度で蒸着した後６００℃乃至８００℃で急速アニーリ
ングして形成する。そして、高誘電率膜を利用する場
合、高誘電率膜の膜質改善のための熱処理を行う場合、
最高温度を３００℃乃至７００℃の範囲に制限する。
至７５０℃の温度で形成し、窒化酸化膜は６５０℃乃至
７５０℃の温度でシリコン熱酸化膜を形成した後、シリ
コン熱酸化膜を窒素プラズマ、またはアンモニアプラズ
マ処理して形成し、高誘電率膜は３００℃乃至６５０℃
の温度で蒸着した後、４００℃乃至７００℃で炉アニー
リングして形成するか、または３００℃乃至６５０℃の
温度で蒸着した後６００℃乃至８００℃で急速アニーリ
ングして形成する。そして、高誘電率膜を利用する場
合、高誘電率膜の膜質改善のための熱処理を行う場合、
最高温度を３００℃乃至７００℃の範囲に制限する。
【００５２】次いで、ゲート酸化膜６３上にゲート電極
用導電膜を蒸着及び所定の線幅にパターニングしてゲー
ト電極６４を形成した後、別の感光膜マスク（図示せ
ず）及びゲート電極６４をイオン注入マスクにして、ｐ
ＭＯＳ領域に低エネルギーで高い注入量のｐ型ドーパン
ト（ｐ＋）をイオン注入してｐ＋ソース／ドレーン拡張
領域６５を形成し、ｎＭＯＳ領域に低エネルギーで高い
注入量のｎ型ドーパントｎ＋をイオン注入して、ｎ＋ソ
ース／ドレーン拡張領域６６を形成する。ここで、ゲー
ト電極６４を形成するための導電膜には、ポリシリコン
膜、ポリシリコン膜と金属膜との積層膜であっても良
く、ポリシリコン膜とシリサイド膜との積層膜であって
も良い。そして、ｎ＋ソース／ドレーン拡張領域６６を
形成するためのｎ型ドーパントには、燐（Ｐ）、または
砒素（Ａｓ）を利用し、ｐ＋ソース／ドレーン拡張領域
６５を形成するためのｐ型ドーパントには、ホウ素，ま
たは二フッ化ホウ素（ＢＦ２）のようなホウ素化合物イ
オンを用いる。
用導電膜を蒸着及び所定の線幅にパターニングしてゲー
ト電極６４を形成した後、別の感光膜マスク（図示せ
ず）及びゲート電極６４をイオン注入マスクにして、ｐ
ＭＯＳ領域に低エネルギーで高い注入量のｐ型ドーパン
ト（ｐ＋）をイオン注入してｐ＋ソース／ドレーン拡張
領域６５を形成し、ｎＭＯＳ領域に低エネルギーで高い
注入量のｎ型ドーパントｎ＋をイオン注入して、ｎ＋ソ
ース／ドレーン拡張領域６６を形成する。ここで、ゲー
ト電極６４を形成するための導電膜には、ポリシリコン
膜、ポリシリコン膜と金属膜との積層膜であっても良
く、ポリシリコン膜とシリサイド膜との積層膜であって
も良い。そして、ｎ＋ソース／ドレーン拡張領域６６を
形成するためのｎ型ドーパントには、燐（Ｐ）、または
砒素（Ａｓ）を利用し、ｐ＋ソース／ドレーン拡張領域
６５を形成するためのｐ型ドーパントには、ホウ素，ま
たは二フッ化ホウ素（ＢＦ２）のようなホウ素化合物イ
オンを用いる。
【００５３】次いで、ゲート電極６４を含む全面にスペ
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックして、ゲート電極６４の側壁に接するスペーサ６
７を形成する。ここで、スペーサ６７は、窒化膜または
酸化膜を用いる。次いで、別の感光膜マスクやゲート電
極６４及びスペーサ６７をイオン注入マスクにして、ｐ
ＭＯＳ領域に高い注入量のｐ型ドーパント（ホウ素、ま
たはホウ素化合物）をイオン注入して、ｐ＋ソース／ド
レーン拡張領域６５に電気的に接続されするｐ＋ソース
／ドレーン領域６８を形成し、ｎＭＯＳ領域に高い注入
量のｎ型ドーパント（燐、たは砒素）をイオン注入し
て、ｎ＋ソース／ドレーン拡張領域６６に電気的に接続
されるｎ＋ソース／ドレーン領域６９を形成する。この
場合、ｎ＋ソース／ドレーン領域６９とｐ＋ソース／ド
レーン領域６８は、各々ｎ＋ソース／ドレーン拡張領域
６６とｐ＋ソース／ドレーン拡張領域６５のイオン注入
の深さより深い。
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックして、ゲート電極６４の側壁に接するスペーサ６
７を形成する。ここで、スペーサ６７は、窒化膜または
酸化膜を用いる。次いで、別の感光膜マスクやゲート電
極６４及びスペーサ６７をイオン注入マスクにして、ｐ
ＭＯＳ領域に高い注入量のｐ型ドーパント（ホウ素、ま
たはホウ素化合物）をイオン注入して、ｐ＋ソース／ド
レーン拡張領域６５に電気的に接続されするｐ＋ソース
／ドレーン領域６８を形成し、ｎＭＯＳ領域に高い注入
量のｎ型ドーパント（燐、たは砒素）をイオン注入し
て、ｎ＋ソース／ドレーン拡張領域６６に電気的に接続
されるｎ＋ソース／ドレーン領域６９を形成する。この
場合、ｎ＋ソース／ドレーン領域６９とｐ＋ソース／ド
レーン領域６８は、各々ｎ＋ソース／ドレーン拡張領域
６６とｐ＋ソース／ドレーン拡張領域６５のイオン注入
の深さより深い。
【００５４】次に図１９に示すように、ｎ＋ソース／ド
レーン領域６９、ｎ＋ソース／ドレーン拡張領域６６、
ｐ＋ソース／ドレーン領域６８及びｐ＋ソース／ドレー
ン拡張領域６５内のドーパントを電気的に活性化させる
ため、活性化アニーリングを行う。この場合、活性化ア
ニーリングは、ｐ型ｎチャネルドープ層６０ｂの拡散と
ｐ ＋ソース／ドレーン領域６８とｐ＋ソース／ドレーン
拡張領域６５との接合深さが深くなることを同時に抑制
する温度で行う。
レーン領域６９、ｎ＋ソース／ドレーン拡張領域６６、
ｐ＋ソース／ドレーン領域６８及びｐ＋ソース／ドレー
ン拡張領域６５内のドーパントを電気的に活性化させる
ため、活性化アニーリングを行う。この場合、活性化ア
ニーリングは、ｐ型ｎチャネルドープ層６０ｂの拡散と
ｐ ＋ソース／ドレーン領域６８とｐ＋ソース／ドレーン
拡張領域６５との接合深さが深くなることを同時に抑制
する温度で行う。
【００５５】一方、活性化アニーリングの時、ｐ＋ソー
ス／ドレーン領域６８とｐ＋ソース／ドレーン拡張領域
６５との接合深さが深くなる温度で行う理由は、ｐ＋ソ
ース／ドレーン領域６８とｐ＋ソース／ドレーン拡張領
域６５とがｎ＋ソース／ドレーン領域６９とｎ＋ソース
／ドレーン拡張領域６６より拡散変化が激しいためであ
る。好ましくは、活性化アニーリングは、６００℃乃至
１０００℃の急速アニーリング（ＲＴＡ）、３００℃乃
至７５０℃の炉アニーリング、または６００℃乃至１１
００℃のスパイク急速アニーリング（ＳＲＴＡ）の中か
ら選択される。
ス／ドレーン領域６８とｐ＋ソース／ドレーン拡張領域
６５との接合深さが深くなる温度で行う理由は、ｐ＋ソ
ース／ドレーン領域６８とｐ＋ソース／ドレーン拡張領
域６５とがｎ＋ソース／ドレーン領域６９とｎ＋ソース
／ドレーン拡張領域６６より拡散変化が激しいためであ
る。好ましくは、活性化アニーリングは、６００℃乃至
１０００℃の急速アニーリング（ＲＴＡ）、３００℃乃
至７５０℃の炉アニーリング、または６００℃乃至１１
００℃のスパイク急速アニーリング（ＳＲＴＡ）の中か
ら選択される。
【００５６】一方、ゲート電極６４、ｐ＋ソース／ドレ
ーン拡張領域６５、ｎ＋ソース／ドレーン拡張領域６
６、ｐ＋ソース／ドレーン領域６８、ｎ＋ソース／ドレ
ーン領域６９の形成工程を熱履歴が低い低熱工程を通し
て行うと、ドーパントの拡散が抑制されたＳＳＲエピチ
ャネル構造を維持させることができる。上述した第２の
実施例において、ｎ型ｐチャネルドープ層５６Ｂとｐ型
ｎチャネルドープ層６０Ｂは、ショットチャネル効果を
抑制するパンチストップ層の役割も同時に行う。そし
て、ｎ型ｐチャネルドープ層５６Ｂとｐ型ｎチャネルド
ープ層６０Ｂの最大ドープ深さを各々ｐ＋ソース／ドレ
ーン領域６８とｎ＋ソース／ドレーン領域６９との接合
深さより浅くすることによって、ｐ＋−ｎ接合及びｎ＋
−ｐ接合各々に対する接合キャパシタンス及び接合漏れ
電流を減少させる。
ーン拡張領域６５、ｎ＋ソース／ドレーン拡張領域６
６、ｐ＋ソース／ドレーン領域６８、ｎ＋ソース／ドレ
ーン領域６９の形成工程を熱履歴が低い低熱工程を通し
て行うと、ドーパントの拡散が抑制されたＳＳＲエピチ
ャネル構造を維持させることができる。上述した第２の
実施例において、ｎ型ｐチャネルドープ層５６Ｂとｐ型
ｎチャネルドープ層６０Ｂは、ショットチャネル効果を
抑制するパンチストップ層の役割も同時に行う。そし
て、ｎ型ｐチャネルドープ層５６Ｂとｐ型ｎチャネルド
ープ層６０Ｂの最大ドープ深さを各々ｐ＋ソース／ドレ
ーン領域６８とｎ＋ソース／ドレーン領域６９との接合
深さより浅くすることによって、ｐ＋−ｎ接合及びｎ＋
−ｐ接合各々に対する接合キャパシタンス及び接合漏れ
電流を減少させる。
【００５７】図２０は、本発明の第３の実施例に係るＣ
ＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パン
チストップ層７０、第２ｎ型パンチストップ層７２、第
１ｐ型パンチストップ層７１と第２ｐ型パンチストップ
層７３を除外した部分は、第２の実施例の構造と同一で
ある。以下、図１９に示す図面符号をそのまま利用し、
同じ部分に対する詳細な説明は省略する。第２の実施例
と同様に、ｐＭＯＳ領域には、燐、または砒素がイオン
注入された第１ｎ型パンチストップ層７０と第１ｎ型パ
ンチストップ層７０上に成長されたエピ層６１とからな
るエピチャネル構造を形成し、ｎＭＯＳ領域には、デカ
ボランイオンがイオン注入された第１ｐ型パンチストッ
プ層７１と第１ｐ型パンチストップ層７１上に成長され
たエピ層６２とからなるエピチャネル構造が形成され
る。
ＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パン
チストップ層７０、第２ｎ型パンチストップ層７２、第
１ｐ型パンチストップ層７１と第２ｐ型パンチストップ
層７３を除外した部分は、第２の実施例の構造と同一で
ある。以下、図１９に示す図面符号をそのまま利用し、
同じ部分に対する詳細な説明は省略する。第２の実施例
と同様に、ｐＭＯＳ領域には、燐、または砒素がイオン
注入された第１ｎ型パンチストップ層７０と第１ｎ型パ
ンチストップ層７０上に成長されたエピ層６１とからな
るエピチャネル構造を形成し、ｎＭＯＳ領域には、デカ
ボランイオンがイオン注入された第１ｐ型パンチストッ
プ層７１と第１ｐ型パンチストップ層７１上に成長され
たエピ層６２とからなるエピチャネル構造が形成され
る。
【００５８】そして、ｐ＋ソース／ドレーン拡張領域６
５とｎ＋ソース／ドレーン拡張領域６６との下部に各々
第２ｎ型パンチストップドープ層７２と第２ｐ型パンチ
ストップ層７３とを形成する。この場合、第２ｎ型パン
チストップ層７２は、第１ｎ型パンチストップ層７０と
同じｎ型ドーパント（燐、または砒素）をイオン注入し
て形成し、第２ｐ型パンチストップ層７３は、デカボラ
ンイオン注入により形成された第１ｐ型パンチストップ
層７１と異なって、ホウ素、またはホウ素化合物をイオ
ン注入して形成する。
５とｎ＋ソース／ドレーン拡張領域６６との下部に各々
第２ｎ型パンチストップドープ層７２と第２ｐ型パンチ
ストップ層７３とを形成する。この場合、第２ｎ型パン
チストップ層７２は、第１ｎ型パンチストップ層７０と
同じｎ型ドーパント（燐、または砒素）をイオン注入し
て形成し、第２ｐ型パンチストップ層７３は、デカボラ
ンイオン注入により形成された第１ｐ型パンチストップ
層７１と異なって、ホウ素、またはホウ素化合物をイオ
ン注入して形成する。
【００５９】ここで、第２ｎ型パンチストップ層７２と
第２ｐ型パンチストップ層７３とは、各々ｐ＋ソース／
ドレーン拡張領域６５とｎ＋ソース／ドレーン拡張領域
６６との下部に形成するために、ｐ＋ソース／ドレーン
領域６８とｎ＋ソース／ドレーン領域６９とを形成する
前にドーパントをイオン注入して形成する。上述した第
２ｐ型パンチストップ層７３と第２ｎ型パンチストップ
層７２とは、ショットチャネル効果を抑制するパンチス
トップ層であると共に、チャネルドープ層として作用す
る。
第２ｐ型パンチストップ層７３とは、各々ｐ＋ソース／
ドレーン拡張領域６５とｎ＋ソース／ドレーン拡張領域
６６との下部に形成するために、ｐ＋ソース／ドレーン
領域６８とｎ＋ソース／ドレーン領域６９とを形成する
前にドーパントをイオン注入して形成する。上述した第
２ｐ型パンチストップ層７３と第２ｎ型パンチストップ
層７２とは、ショットチャネル効果を抑制するパンチス
トップ層であると共に、チャネルドープ層として作用す
る。
【００６０】結局、第３の実施例に係るＣＭＯＳＦＥＴ
は、二重パンチストップ層構造を有する。このような二
重パンチストップ層構造を有するＣＭＯＳＦＥＴは、単
一パンチストップ層構造に比べてパンチスルー特性に優
れている。
は、二重パンチストップ層構造を有する。このような二
重パンチストップ層構造を有するＣＭＯＳＦＥＴは、単
一パンチストップ層構造に比べてパンチスルー特性に優
れている。
【００６１】図２１は、本発明の第４の実施例に係るＣ
ＭＯＳＦＥＴを示す断面図であって、エレベイティッド
ソース／ドレーン領域を除外した部分は第３の実施例の
構造と同一である。以下、図１９及び図２０に示す図面
符号をそのまま利用して、同じ部分に対する詳細な説明
は省略する。図２１を参照しながら述べると、第３の実
施例と同様に、ｐＭＯＳ領域では第１ｎ型パンチストッ
プ層７０と第２ｎ型パンチストップ層７２との二重パン
チストップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型
パンチストップ層７１と第２ｐ型パンチストップ層７３
との二重パンチストップ層構造を有する。そして、各々
ｐ＋ソース／ドレーン領域６８とｎ＋ソース／ドレーン
領域６９上に追加にエピ層を成長させて、エレベイティ
ッドソース／ドレーン領域７４、７５を形成している。
ＭＯＳＦＥＴを示す断面図であって、エレベイティッド
ソース／ドレーン領域を除外した部分は第３の実施例の
構造と同一である。以下、図１９及び図２０に示す図面
符号をそのまま利用して、同じ部分に対する詳細な説明
は省略する。図２１を参照しながら述べると、第３の実
施例と同様に、ｐＭＯＳ領域では第１ｎ型パンチストッ
プ層７０と第２ｎ型パンチストップ層７２との二重パン
チストップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型
パンチストップ層７１と第２ｐ型パンチストップ層７３
との二重パンチストップ層構造を有する。そして、各々
ｐ＋ソース／ドレーン領域６８とｎ＋ソース／ドレーン
領域６９上に追加にエピ層を成長させて、エレベイティ
ッドソース／ドレーン領域７４、７５を形成している。
【００６２】図２１に示す第４の実施例は、デカボラン
のイオン注入による二重パンチストップ層を備えること
によって、パンチスルー特性を向上させると同時にエレ
ベイティッドソース／ドレーン構造を有するため、ソー
ス／ドレーンの接合抵抗が増加することを抑制する長所
がある。
のイオン注入による二重パンチストップ層を備えること
によって、パンチスルー特性を向上させると同時にエレ
ベイティッドソース／ドレーン構造を有するため、ソー
ス／ドレーンの接合抵抗が増加することを抑制する長所
がある。
【００６３】図２２乃至図２７は、本発明の第５の実施
例に係るＣＭＯＳＦＥＴの製造方法を説明するための工
程断面図である。図２２に示すように、半導体基板８１
の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を通して素
子隔離のためのフィールド酸化膜８２を形成した後、半
導体基板８１上に感光膜を塗布し、露光及び現像により
パターニングして半導体基板８１のｐＭＯＳＦＥＴが形
成される領域（以下、「ｐＭＯＳ領域」と記す）を露出
させる第１マスク８３を形成する。
例に係るＣＭＯＳＦＥＴの製造方法を説明するための工
程断面図である。図２２に示すように、半導体基板８１
の所定部分にＳＴＩ、またはＬＯＣＯＳ工程を通して素
子隔離のためのフィールド酸化膜８２を形成した後、半
導体基板８１上に感光膜を塗布し、露光及び現像により
パターニングして半導体基板８１のｐＭＯＳＦＥＴが形
成される領域（以下、「ｐＭＯＳ領域」と記す）を露出
させる第１マスク８３を形成する。
【００６４】次いで、第１マスク８３により露出された
半導体基板８１にｎ型ドーパントをイオン注入して深い
ｎ型ウェル８４を形成し、連続してｎ型ドーパントをイ
オン注入してｎ型ウェル８４より浅いｎ型フィールドス
トップ層８５を形成する。次いで、ｎ型フィールドスト
ップ層８５を形成するためのイオン注入エネルギーより
低いエネルギーでｎ型ドーパントをイオン注入して、表
面から１０ｎｍないし５０ｎｍ深さの浅いｎ型ｐチャネ
ルドープ層８６を形成する。ここで、ｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を利用する。
半導体基板８１にｎ型ドーパントをイオン注入して深い
ｎ型ウェル８４を形成し、連続してｎ型ドーパントをイ
オン注入してｎ型ウェル８４より浅いｎ型フィールドス
トップ層８５を形成する。次いで、ｎ型フィールドスト
ップ層８５を形成するためのイオン注入エネルギーより
低いエネルギーでｎ型ドーパントをイオン注入して、表
面から１０ｎｍないし５０ｎｍ深さの浅いｎ型ｐチャネ
ルドープ層８６を形成する。ここで、ｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を利用する。
【００６５】つぎに、図２３に示すように、第１マスク
８３を除去した後、再び感光膜を塗布し、露光及び現像
によりパターニングして半導体基板８１のｎＭＯＳＦＥ
Ｔが形成される領域（以下、「ｎＭＯＳ領域」と記す）
を露出させる第２マスク８７を形成する。次いで、第２
マスク８７により露出された半導体基板８１にｐ型ドー
パントをイオン注入して深いｐ型ウェル８８を形成し、
続いてｐ型ドーパントをイオン注入してｐ型ウェル８８
より浅いｐ型フィールドストップ層８９を形成する。次
いで、デカボランイオン（Ｂ１０Ｈ１４ ＋）をイオン注
入して半導体基板８１の表面から１０ｎｍないし５０ｎ
ｍの深さの非常に浅いｐ型ｎチャネルドープ層９０を形
成する。
８３を除去した後、再び感光膜を塗布し、露光及び現像
によりパターニングして半導体基板８１のｎＭＯＳＦＥ
Ｔが形成される領域（以下、「ｎＭＯＳ領域」と記す）
を露出させる第２マスク８７を形成する。次いで、第２
マスク８７により露出された半導体基板８１にｐ型ドー
パントをイオン注入して深いｐ型ウェル８８を形成し、
続いてｐ型ドーパントをイオン注入してｐ型ウェル８８
より浅いｐ型フィールドストップ層８９を形成する。次
いで、デカボランイオン（Ｂ１０Ｈ１４ ＋）をイオン注
入して半導体基板８１の表面から１０ｎｍないし５０ｎ
ｍの深さの非常に浅いｐ型ｎチャネルドープ層９０を形
成する。
【００６６】次に、図２４に示すように、第２マスク８
７を除去した後、ｎ型ｐチャネルドープ層８６及びｐ型
ｎチャネルドープ層９０の形成のためのイオン注入時の
イオン衝突によって発生する半導体基板８１の表面の結
晶欠陥を回復させ、注入されたドーパントが結晶内で隣
接したシリコン原子と安定な結合を形成するようにしな
がら、ドーパント拡散を最大に抑制するため、シリコン
溶融点（１４１４℃）以下の温度で急速アニーリング
（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−Ｒ
ＴＡ）のような回復アニーリング工程を行う。
７を除去した後、ｎ型ｐチャネルドープ層８６及びｐ型
ｎチャネルドープ層９０の形成のためのイオン注入時の
イオン衝突によって発生する半導体基板８１の表面の結
晶欠陥を回復させ、注入されたドーパントが結晶内で隣
接したシリコン原子と安定な結合を形成するようにしな
がら、ドーパント拡散を最大に抑制するため、シリコン
溶融点（１４１４℃）以下の温度で急速アニーリング
（ＲＴＡ）、またはスパイク急速アニーリング（Ｓ−Ｒ
ＴＡ）のような回復アニーリング工程を行う。
【００６７】好ましくは、急速アニーリング（ＲＴ
Ａ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）
は、シリコンの溶融点である１４１４℃より低いながら
結晶欠陥を回復させることのできる温度、例えば９５０
℃乃至１１５０℃の範囲で行う。結局、ｎ型ｐチャネル
ドープ層８６とｐ型ｎチャネルドープ層９０とは、各々
イオン注入されたドーパントと半導体基板８１内のシリ
コンとが安定した結合を形成しながら、結晶欠陥が除去
された層に改質される。以下、改質されたｎ型ｐチャネ
ルドープ層８６とｐ型ｎチャネルドープ層９０とを図面
符号８６Ａ、９０Ａで示す。
Ａ）、またはスパイク急速アニーリング（Ｓ−ＲＴＡ）
は、シリコンの溶融点である１４１４℃より低いながら
結晶欠陥を回復させることのできる温度、例えば９５０
℃乃至１１５０℃の範囲で行う。結局、ｎ型ｐチャネル
ドープ層８６とｐ型ｎチャネルドープ層９０とは、各々
イオン注入されたドーパントと半導体基板８１内のシリ
コンとが安定した結合を形成しながら、結晶欠陥が除去
された層に改質される。以下、改質されたｎ型ｐチャネ
ルドープ層８６とｐ型ｎチャネルドープ層９０とを図面
符号８６Ａ、９０Ａで示す。
【００６８】回復アニーリング後、結晶欠陥が除去され
たｎ型ｐチャネルドープ層８６Ａ及びｐ型ｎチャネルド
ープ層９０Ａ上に回復アニーリングの時に生成された自
然酸化膜（図示せず）を除去するため、水素雰囲気で表
面処理工程を行う。この場合、水素雰囲気で表面処理す
ると、水素（Ｈ２）が自然酸化膜ＳｉＯ２と反応してＨ
２Ｏなどに揮発されることによって、自然酸化膜が除去
される。
たｎ型ｐチャネルドープ層８６Ａ及びｐ型ｎチャネルド
ープ層９０Ａ上に回復アニーリングの時に生成された自
然酸化膜（図示せず）を除去するため、水素雰囲気で表
面処理工程を行う。この場合、水素雰囲気で表面処理す
ると、水素（Ｈ２）が自然酸化膜ＳｉＯ２と反応してＨ
２Ｏなどに揮発されることによって、自然酸化膜が除去
される。
【００６９】次に、図２５に示すように、自然酸化膜が
除去された半導体基板８１、好ましくはｎ型ｐチャネル
ドープ層８６ａ及びｐ型ｎチャネルドープ層９０Ａ上に
同時に選択的エピタキシャル成長法（ＳＥＧ）で５ｎｍ
乃至３０ｎｍ厚さのエピ層９１、９２を成長させる。上
述したような回復アニーリングによって、ｎ型ｐチャネ
ルドープ層８６Ａ及びｐ型ｎチャネルドープ層９０Ａが
化学的に安定した非常に浅いｎ型ｐチャネルドープ層８
６Ｂ及びｐ型ｎチャネルドープ層９０Ｂに活性化される
ことによって、水素雰囲気での表面処理及びエピ層９
１、９２の成長時にも、各々ｎＭＯＳ領域とｐＭＯＳ領
域とにはドーパント損失及び再分布が最小化されたＳＳ
Ｒデルタドーププロファイルを有するＳＳＲエピチャネ
ル構造が形成される。
除去された半導体基板８１、好ましくはｎ型ｐチャネル
ドープ層８６ａ及びｐ型ｎチャネルドープ層９０Ａ上に
同時に選択的エピタキシャル成長法（ＳＥＧ）で５ｎｍ
乃至３０ｎｍ厚さのエピ層９１、９２を成長させる。上
述したような回復アニーリングによって、ｎ型ｐチャネ
ルドープ層８６Ａ及びｐ型ｎチャネルドープ層９０Ａが
化学的に安定した非常に浅いｎ型ｐチャネルドープ層８
６Ｂ及びｐ型ｎチャネルドープ層９０Ｂに活性化される
ことによって、水素雰囲気での表面処理及びエピ層９
１、９２の成長時にも、各々ｎＭＯＳ領域とｐＭＯＳ領
域とにはドーパント損失及び再分布が最小化されたＳＳ
Ｒデルタドーププロファイルを有するＳＳＲエピチャネ
ル構造が形成される。
【００７０】次に、図２６に示すように、ＳＳＲエピチ
ャネル構造、例えば、ｎ型ｐチャネルドープ層８６Ｂ及
びｐ型ｎチャネルドープ層９０Ｂ上に６５０℃乃至７５
０℃の温度範囲でゲート酸化膜９３を形成する。この場
合、ゲート酸化膜９３を形成する温度範囲を相対的に低
温とするが、その理由は、ｐ型ｎチャネルドープ層９０
ｂ内のドーパントの拡散を抑制するためである。このた
め、ゲート酸化膜９３には、低温で形成される酸化膜
（ＬＴＯ）、窒化酸化膜、高誘電膜、または酸化膜／高
誘電膜の積層膜を用い、これらゲート酸化膜９３の形成
時に低温で形成する低熱工程を行うことによって、ｐ型
ｎチャネルドープ層９０Ｂ内のドーパントの再分布及び
拡散を抑制させて、ＳＳＲドーププロファイルを維持さ
せることができる。
ャネル構造、例えば、ｎ型ｐチャネルドープ層８６Ｂ及
びｐ型ｎチャネルドープ層９０Ｂ上に６５０℃乃至７５
０℃の温度範囲でゲート酸化膜９３を形成する。この場
合、ゲート酸化膜９３を形成する温度範囲を相対的に低
温とするが、その理由は、ｐ型ｎチャネルドープ層９０
ｂ内のドーパントの拡散を抑制するためである。このた
め、ゲート酸化膜９３には、低温で形成される酸化膜
（ＬＴＯ）、窒化酸化膜、高誘電膜、または酸化膜／高
誘電膜の積層膜を用い、これらゲート酸化膜９３の形成
時に低温で形成する低熱工程を行うことによって、ｐ型
ｎチャネルドープ層９０Ｂ内のドーパントの再分布及び
拡散を抑制させて、ＳＳＲドーププロファイルを維持さ
せることができる。
【００７１】例えば、シリコン熱酸化膜は、６５０℃乃
至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃
至７５０℃の温度でシリコン熱酸化膜を形成した後、シ
リコン熱酸化膜を窒素プラズマ、またはアンモニアプラ
ズマ処理して形成し、高誘電率膜は、３００℃乃至６５
０℃の温度で蒸着した後、４００℃乃至７００℃で炉ア
ニーリングして形成するか、または３００℃乃至６５０
℃の温度で蒸着した後、６００℃乃至８００℃で急速ア
ニーリングして形成する。そして、高誘電率膜を利用す
る場合、高誘電率膜の膜質改善のための熱処理を行う場
合、最高温度を３００℃乃至７００℃の範囲に制限す
る。
至７５０℃の温度で形成し、窒化酸化膜は、６５０℃乃
至７５０℃の温度でシリコン熱酸化膜を形成した後、シ
リコン熱酸化膜を窒素プラズマ、またはアンモニアプラ
ズマ処理して形成し、高誘電率膜は、３００℃乃至６５
０℃の温度で蒸着した後、４００℃乃至７００℃で炉ア
ニーリングして形成するか、または３００℃乃至６５０
℃の温度で蒸着した後、６００℃乃至８００℃で急速ア
ニーリングして形成する。そして、高誘電率膜を利用す
る場合、高誘電率膜の膜質改善のための熱処理を行う場
合、最高温度を３００℃乃至７００℃の範囲に制限す
る。
【００７２】次いで、ゲート酸化膜９３上にポリシリコ
ン膜９４、金属膜９５及びハードマスク９６の順に積層
する。次いで、図示しないゲートマスクを利用してハー
ドマスク９６、金属膜９５、ポリシリコン膜９４を同時
にパターニングするか、ハードマスク９６を先にパター
ニングした後、金属膜９５とポリシリコン膜９４とを同
時にパターニングする方法で、ポリシリコン膜９４と金
属膜９５との積層構造からなるゲート電極とハードマス
ク９６からなるゲートパターンを形成する。
ン膜９４、金属膜９５及びハードマスク９６の順に積層
する。次いで、図示しないゲートマスクを利用してハー
ドマスク９６、金属膜９５、ポリシリコン膜９４を同時
にパターニングするか、ハードマスク９６を先にパター
ニングした後、金属膜９５とポリシリコン膜９４とを同
時にパターニングする方法で、ポリシリコン膜９４と金
属膜９５との積層構造からなるゲート電極とハードマス
ク９６からなるゲートパターンを形成する。
【００７３】ここで、ポリシリコン膜９４上の金属膜９
５は、ゲート電極の比抵抗及び高速動作のために採用し
たものであって、主にタングステン、タングステンシリ
サイドを用い、ポリシリコン膜と金属膜との間に拡散防
止膜（ｄｉｆｆｕｓｉｏｎｂａｒｒｉｅｒ）を挿入でき
る。一方、拡散防止膜には、ＷＮ、ＴｉＮなどを利用す
る。次いで、ゲート再酸化（Ｇａｔｅ−ｒｅｏｘｉｄａ
ｔｉｏｎ）工程を行って、ゲート電極を形成するための
エッチング工程の際に損傷されたゲート酸化膜９３を回
復させる。この場合、ゲート再酸化工程後、ゲート電極
をなすポリシリコン膜９４の側面が所定の厚さに酸化さ
れることによって、ゲート電極の両側壁に酸化物（以
下、「側壁酸化物」と記す）９７が形成される。
５は、ゲート電極の比抵抗及び高速動作のために採用し
たものであって、主にタングステン、タングステンシリ
サイドを用い、ポリシリコン膜と金属膜との間に拡散防
止膜（ｄｉｆｆｕｓｉｏｎｂａｒｒｉｅｒ）を挿入でき
る。一方、拡散防止膜には、ＷＮ、ＴｉＮなどを利用す
る。次いで、ゲート再酸化（Ｇａｔｅ−ｒｅｏｘｉｄａ
ｔｉｏｎ）工程を行って、ゲート電極を形成するための
エッチング工程の際に損傷されたゲート酸化膜９３を回
復させる。この場合、ゲート再酸化工程後、ゲート電極
をなすポリシリコン膜９４の側面が所定の厚さに酸化さ
れることによって、ゲート電極の両側壁に酸化物（以
下、「側壁酸化物」と記す）９７が形成される。
【００７４】ここで、ゲート再酸化工程は、ゲート電極
をエッチングする時、ゲート酸化膜９３に発生したマイ
クロトレンチ（ｍｉｃｒｏｔｒｅｎｃｈ）及び損失を回
復させ、ゲート酸化膜９３の表面に残留するエッチング
残渣を酸化させ、ゲート電極のエッジにあるゲート酸化
膜９３の厚さを増加させて信頼性を向上させるための目
的として行われている。一方、ゲート再酸化工程を行う
場合において、過度な熱工程によるｐ型ｎチャネルドー
プ層９０Ｂ内のドーパントの拡散によってＳＳＲドープ
プロファイルが崩壊されることを防止するため、再酸化
工程のような熱酸化工程を急速酸化法（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ； ＲＴＯ）で行う
場合、その最高温度を７５０℃乃至９５０℃に制限し、
加熱炉による熱酸化方法で行う場合、その最高温度を６
５０℃乃至８００℃に制限する。
をエッチングする時、ゲート酸化膜９３に発生したマイ
クロトレンチ（ｍｉｃｒｏｔｒｅｎｃｈ）及び損失を回
復させ、ゲート酸化膜９３の表面に残留するエッチング
残渣を酸化させ、ゲート電極のエッジにあるゲート酸化
膜９３の厚さを増加させて信頼性を向上させるための目
的として行われている。一方、ゲート再酸化工程を行う
場合において、過度な熱工程によるｐ型ｎチャネルドー
プ層９０Ｂ内のドーパントの拡散によってＳＳＲドープ
プロファイルが崩壊されることを防止するため、再酸化
工程のような熱酸化工程を急速酸化法（Ｒａｐｉｄ Ｔ
ｈｅｒｍａｌ Ｏｘｉｄａｔｉｏｎ； ＲＴＯ）で行う
場合、その最高温度を７５０℃乃至９５０℃に制限し、
加熱炉による熱酸化方法で行う場合、その最高温度を６
５０℃乃至８００℃に制限する。
【００７５】次いで、別の感光膜マスク（図示せず）及
びゲート電極をイオン注入マスクにして、ｐＭＯＳ領域
に低エネルギーで高い注入量のｐ型ドーパントｐ＋をイ
オン注入して、ｐ＋ソース／ドレーン拡張領域９８を形
成し、ｎＭＯＳ領域に低エネルギーで高い注入量のｎ型
ドーパントｎ＋をイオン注入して、ｎ＋ソース／ドレー
ン拡張領域９９を形成する。この場合、ｎ＋ソース／ド
レーン拡張領域９９を形成するためのｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を用い、ｐ ＋ソース
／ドレーン拡張領域９８を形成するためのｐ型ドーパン
トには、ホウ素、またはホウ素化合物を利用する。次い
で、ゲート電極及びハードマスク９６を含む全面にスペ
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックして、ゲート電極とハードマスク９６の積層呼構
造物の側壁に接するスペーサ１００を形成する。ここ
で、スペーサ１００は、窒化膜または酸化膜を用いる。
びゲート電極をイオン注入マスクにして、ｐＭＯＳ領域
に低エネルギーで高い注入量のｐ型ドーパントｐ＋をイ
オン注入して、ｐ＋ソース／ドレーン拡張領域９８を形
成し、ｎＭＯＳ領域に低エネルギーで高い注入量のｎ型
ドーパントｎ＋をイオン注入して、ｎ＋ソース／ドレー
ン拡張領域９９を形成する。この場合、ｎ＋ソース／ド
レーン拡張領域９９を形成するためのｎ型ドーパントに
は、燐（Ｐ）、または砒素（Ａｓ）を用い、ｐ ＋ソース
／ドレーン拡張領域９８を形成するためのｐ型ドーパン
トには、ホウ素、またはホウ素化合物を利用する。次い
で、ゲート電極及びハードマスク９６を含む全面にスペ
ーサ用絶縁膜を蒸着した後、スペーサ用絶縁膜をエッチ
バックして、ゲート電極とハードマスク９６の積層呼構
造物の側壁に接するスペーサ１００を形成する。ここ
で、スペーサ１００は、窒化膜または酸化膜を用いる。
【００７６】次いで、別の感光膜マスクやゲート電極及
びスペーサ１００をイオン注入マスクにして、ｐＭＯＳ
領域に高い注入量のｐ型ドーパント（ホウ素、またはホ
ウ素化合物）をイオン注入して、ｐ＋ソース／ドレーン
拡張領域９８に電気的に接続されるｐ＋ソース／ドレー
ン領域１０１を形成し、ｎＭＯＳ領域に高い注入量のｎ
型ドーパント（燐、または砒素）をイオン注入して、ｎ
＋ソース／ドレーン拡張領域９９に電気的に接続される
ｎ＋ソース／ドレーン領域１０２を形成する。この場
合、ｎ＋ソース／ドレーン領域１０２とｐ＋ソース／ド
レーン領域１０１は、各々ｎ＋ソース／ドレーン拡張領
域９９とｐ＋ソース／ドレーン拡張領域９８のイオン注
入の深さより深い。
びスペーサ１００をイオン注入マスクにして、ｐＭＯＳ
領域に高い注入量のｐ型ドーパント（ホウ素、またはホ
ウ素化合物）をイオン注入して、ｐ＋ソース／ドレーン
拡張領域９８に電気的に接続されるｐ＋ソース／ドレー
ン領域１０１を形成し、ｎＭＯＳ領域に高い注入量のｎ
型ドーパント（燐、または砒素）をイオン注入して、ｎ
＋ソース／ドレーン拡張領域９９に電気的に接続される
ｎ＋ソース／ドレーン領域１０２を形成する。この場
合、ｎ＋ソース／ドレーン領域１０２とｐ＋ソース／ド
レーン領域１０１は、各々ｎ＋ソース／ドレーン拡張領
域９９とｐ＋ソース／ドレーン拡張領域９８のイオン注
入の深さより深い。
【００７７】次に、図２７に示すように、ｎ＋ソース／
ドレーン領域１０２、ｎ＋ソース／ドレーン拡張領域９
９、ｐ＋ソース／ドレーン領域１０１及びｐ＋ソース／
ドレーン拡張領域９８内のドーパントを電気的に活性化
させるため活性化アニーリングを行うが、活性化アニー
リングは、ｐ型ｎチャネルドープ層９０ｂの拡散とｐ ＋
ソース／ドレーン領域１０１とｐ＋ソース／ドレーン拡
張領域９８との接合深さが深くなることを同時に抑制す
る温度で行う。好ましく、活性化アニーリングは、６０
０℃乃至１０００℃の急速アニーリング（ＲＴＡ）、３
００℃乃至７５０℃の炉アニーリング、または６００℃
乃至１１００℃のスパイク急速アニーリング（ＳＲＴ
Ａ）の中から選択される。上述したように、ゲート再酸
化、ゲート電極、ｐ＋ソース／ドレーン拡張領域９８、
ｎ＋ソース／ドレーン拡張領域９９、ｐ＋ソース／ドレ
ーン領域１０１、ｎ＋ソース／ドレーン領域１０２の形
成工程を熱履歴の低い低熱工程を通して行うと、ドーパ
ントの拡散が抑制されたＳＳＲエピチャネル構造を維持
させることができる。
ドレーン領域１０２、ｎ＋ソース／ドレーン拡張領域９
９、ｐ＋ソース／ドレーン領域１０１及びｐ＋ソース／
ドレーン拡張領域９８内のドーパントを電気的に活性化
させるため活性化アニーリングを行うが、活性化アニー
リングは、ｐ型ｎチャネルドープ層９０ｂの拡散とｐ ＋
ソース／ドレーン領域１０１とｐ＋ソース／ドレーン拡
張領域９８との接合深さが深くなることを同時に抑制す
る温度で行う。好ましく、活性化アニーリングは、６０
０℃乃至１０００℃の急速アニーリング（ＲＴＡ）、３
００℃乃至７５０℃の炉アニーリング、または６００℃
乃至１１００℃のスパイク急速アニーリング（ＳＲＴ
Ａ）の中から選択される。上述したように、ゲート再酸
化、ゲート電極、ｐ＋ソース／ドレーン拡張領域９８、
ｎ＋ソース／ドレーン拡張領域９９、ｐ＋ソース／ドレ
ーン領域１０１、ｎ＋ソース／ドレーン領域１０２の形
成工程を熱履歴の低い低熱工程を通して行うと、ドーパ
ントの拡散が抑制されたＳＳＲエピチャネル構造を維持
させることができる。
【００７８】上述した第５の実施例において、ｎ型ｐチ
ャネルドープ層８６Ｂとｐ型ｎチャネルドープ層９０Ｂ
は、ショットチャネル効果を抑制するパンチストップ層
の役割も同時に行う。そして、ｎ型ｐチャネルドープ層
８６Ｂとｐ型ｎチャネルドープ層９０Ｂの最大ドープ深
さを各々ｐ＋ソース／ドレーン領域１０１とｎ＋ソース
／ドレーン領域１０２との接合深さより浅くすることに
よって、ｐ＋−ｎ接合及びｎ＋−ｐ接合の各々に対する
接合キャパシタンス及び接合漏れ電流を減少させる。
ャネルドープ層８６Ｂとｐ型ｎチャネルドープ層９０Ｂ
は、ショットチャネル効果を抑制するパンチストップ層
の役割も同時に行う。そして、ｎ型ｐチャネルドープ層
８６Ｂとｐ型ｎチャネルドープ層９０Ｂの最大ドープ深
さを各々ｐ＋ソース／ドレーン領域１０１とｎ＋ソース
／ドレーン領域１０２との接合深さより浅くすることに
よって、ｐ＋−ｎ接合及びｎ＋−ｐ接合の各々に対する
接合キャパシタンス及び接合漏れ電流を減少させる。
【００７９】図２８は、本発明の第６の実施例に係るＣ
ＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パン
チストップ層１１０、第２ｎ型パンチストップ層１１
２、第１ｐ型パンチストップ層１１１と第２ｐ型パンチ
ストップ層１１３とを除外した部分は、第５の実施例の
構造と同一である。以下、図２７に示す図面符号をその
まま利用し、同じ部分に対する詳細な説明は省略する。
第５の実施例と同様に、ｐＭＯＳ領域には、燐、または
砒素がイオン注入された第１ｎ型パンチストップ層１１
０と第１ｎ型パンチストップ層１１０上に成長されたエ
ピ層９１とからなるエピチャネル構造を形成し、ｎＭＯ
Ｓ領域には、デカボランイオンがイオン注入された第１
ｐ型パンチストップ層１１１と第１ｐ型パンチストップ
層１１１上に成長されたエピ層９２とからなるエピチャ
ネル構造が形成される。
ＭＯＳＦＥＴを示す構造断面図であって、第１ｎ型パン
チストップ層１１０、第２ｎ型パンチストップ層１１
２、第１ｐ型パンチストップ層１１１と第２ｐ型パンチ
ストップ層１１３とを除外した部分は、第５の実施例の
構造と同一である。以下、図２７に示す図面符号をその
まま利用し、同じ部分に対する詳細な説明は省略する。
第５の実施例と同様に、ｐＭＯＳ領域には、燐、または
砒素がイオン注入された第１ｎ型パンチストップ層１１
０と第１ｎ型パンチストップ層１１０上に成長されたエ
ピ層９１とからなるエピチャネル構造を形成し、ｎＭＯ
Ｓ領域には、デカボランイオンがイオン注入された第１
ｐ型パンチストップ層１１１と第１ｐ型パンチストップ
層１１１上に成長されたエピ層９２とからなるエピチャ
ネル構造が形成される。
【００８０】そして、ｐ＋ソース／ドレーン拡張領域９
８とｎ＋ソース／ドレーン拡張領域９９の下部に各々第
２ｎ型パンチストップドープ層１１２と第２ｐ型パンチ
ストップ層１１３とを形成する。この場合、第２ｎ型パ
ンチストップ層１１２は、第１ｎ型パンチストップ層１
１０と同じｎ型ドーパント（燐、または砒素）をイオン
注入して形成し、第２ｐ型パンチストップ層１１３は、
デカボランイオン注入で形成された第１ｐ型パンチスト
ップ層１１１と異なって、ホウ素、またはホウ素化合物
イオンをイオン注入して形成する。ここで、第２ｎ型パ
ンチストップ層１１２と第２ｐ型パンチストップ層１１
３は、各々ｐ＋ソース／ドレーン拡張領域９８とｎ＋ソ
ース／ドレーン拡張領域９９との下部に形成するため
に、ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ド
レーン領域１０２を形成する前にドーパントをイオン注
入して形成する。
８とｎ＋ソース／ドレーン拡張領域９９の下部に各々第
２ｎ型パンチストップドープ層１１２と第２ｐ型パンチ
ストップ層１１３とを形成する。この場合、第２ｎ型パ
ンチストップ層１１２は、第１ｎ型パンチストップ層１
１０と同じｎ型ドーパント（燐、または砒素）をイオン
注入して形成し、第２ｐ型パンチストップ層１１３は、
デカボランイオン注入で形成された第１ｐ型パンチスト
ップ層１１１と異なって、ホウ素、またはホウ素化合物
イオンをイオン注入して形成する。ここで、第２ｎ型パ
ンチストップ層１１２と第２ｐ型パンチストップ層１１
３は、各々ｐ＋ソース／ドレーン拡張領域９８とｎ＋ソ
ース／ドレーン拡張領域９９との下部に形成するため
に、ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ド
レーン領域１０２を形成する前にドーパントをイオン注
入して形成する。
【００８１】上述した第２ｐ型パンチストップ層１１３
と第２ｎ型パンチストップ層１１２は、ショットチャネ
ル効果を抑制するパンチストップ層であると共に、チャ
ネルドープ層として作用する。結局、第６の実施例に係
るＣＭＯＳＦＥＴは、二重パンチストップ層構造を有す
る。このような二重パンチストップ層構造を有するＣＭ
ＯＳＦＥＴは、単一パンチストップ層構造に比べてパン
チスルー特性に優れている。
と第２ｎ型パンチストップ層１１２は、ショットチャネ
ル効果を抑制するパンチストップ層であると共に、チャ
ネルドープ層として作用する。結局、第６の実施例に係
るＣＭＯＳＦＥＴは、二重パンチストップ層構造を有す
る。このような二重パンチストップ層構造を有するＣＭ
ＯＳＦＥＴは、単一パンチストップ層構造に比べてパン
チスルー特性に優れている。
【００８２】図２９は、本発明の第７の実施例に係るＣ
ＭＯＳＦＥＴを示す断面図であって、エレベイティッド
ソース／ドレーン領域を除外した部分は、第６の実施例
の構造と同様である。以下、図２７及び図２８に示す図
面符号をそのまま利用し、同じ部分に対する詳細な説明
は省略する。図２９を参照すると、第６の実施例と同様
に、ｐＭＯＳ領域では、第１ｎ型パンチストップ層１１
０と第２ｎ型パンチストップ層１１２との二重パンチス
トップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型パン
チストップ層１１１と第２ｐ型パンチストップ層１１３
との二重パンチストップ層構造を有する。そして、各々
ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ドレー
ン領域１０２上に追加にエピ層を成長させて、エレベイ
ティッドソース／ドレーン領域１１４、１１５を形成し
ている。
ＭＯＳＦＥＴを示す断面図であって、エレベイティッド
ソース／ドレーン領域を除外した部分は、第６の実施例
の構造と同様である。以下、図２７及び図２８に示す図
面符号をそのまま利用し、同じ部分に対する詳細な説明
は省略する。図２９を参照すると、第６の実施例と同様
に、ｐＭＯＳ領域では、第１ｎ型パンチストップ層１１
０と第２ｎ型パンチストップ層１１２との二重パンチス
トップ層構造を有し、ｎＭＯＳ領域では、第１ｐ型パン
チストップ層１１１と第２ｐ型パンチストップ層１１３
との二重パンチストップ層構造を有する。そして、各々
ｐ＋ソース／ドレーン領域１０１とｎ＋ソース／ドレー
ン領域１０２上に追加にエピ層を成長させて、エレベイ
ティッドソース／ドレーン領域１１４、１１５を形成し
ている。
【００８３】図２９に示す第７の実施例は、デカボラン
のイオン注入による二重パンチストップ層を備えること
によって、パンチスルー特性を向上させると共に、エレ
ベイティッドソース／ドレーン構造を有することによっ
て、ソース／ドレーンの接合抵抗が増加することを抑制
するという長所がある。
のイオン注入による二重パンチストップ層を備えること
によって、パンチスルー特性を向上させると共に、エレ
ベイティッドソース／ドレーン構造を有することによっ
て、ソース／ドレーンの接合抵抗が増加することを抑制
するという長所がある。
【００８４】上述した第１乃至第７の実施例に係るｎＭ
ＯＳＦＥＴとＣＭＯＳＦＥＴを製造する時、ＳＳＲエピ
チャネル構造を形成した以後に行われる後続の工程中の
過度な熱工程によるチャネルドープ層内のドーパントの
拡散によって、ＳＳＲドーププロファイルが崩壊される
ことを防止するため、後続急速アニーリング工程を行う
時、最高温度を６００℃乃至１０００℃に制限し、後続
のスパイク急速アニーリングを行う時の最高温度を６０
０℃乃至１１００℃に制限し、後続炉アニーリングを行
う時の最高温度を３００℃乃至７５０℃に制限する低熱
アニーリング工程を行う。
ＯＳＦＥＴとＣＭＯＳＦＥＴを製造する時、ＳＳＲエピ
チャネル構造を形成した以後に行われる後続の工程中の
過度な熱工程によるチャネルドープ層内のドーパントの
拡散によって、ＳＳＲドーププロファイルが崩壊される
ことを防止するため、後続急速アニーリング工程を行う
時、最高温度を６００℃乃至１０００℃に制限し、後続
のスパイク急速アニーリングを行う時の最高温度を６０
０℃乃至１１００℃に制限し、後続炉アニーリングを行
う時の最高温度を３００℃乃至７５０℃に制限する低熱
アニーリング工程を行う。
【００８５】一方、第１乃至第７の実施例では、ソース
／ドレーン拡張領域を有する半導体素子について説明し
たが、通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造の半導体素子の製造工程にも適用でき
る。
／ドレーン拡張領域を有する半導体素子について説明し
たが、通常のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ）構造の半導体素子の製造工程にも適用でき
る。
【００８６】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００８７】
【発明の効果】上述した本発明は、デルタドーププロフ
ァイルの幅が狭い超薄型ＳＳＲチャネル構造を容易に具
現できるので、サーブ１００ｎｍ素子での接合キャパシ
タンスを低くすることができる効果がある。そして、低
エネルギーホウ素イオン注入によるＳＳＲドープ法に比
べて生産性が改善されるので、低コストで高性能の素子
製造が可能となり、ＲＤＩ（Ｒａｎｄｏｍ Ｄｏｐａｎ
ｔ Ｉｎｄｕｃｅｄ）によるしきい電圧変動（ｖａｒｉ
ａｔｉｏｎ）を抑制する効果とサーブ１００ｎｍゲート
長さのショットチャネル効果を同時に抑制できるので、
素子の収率を改善させることのできる効果がある。
ァイルの幅が狭い超薄型ＳＳＲチャネル構造を容易に具
現できるので、サーブ１００ｎｍ素子での接合キャパシ
タンスを低くすることができる効果がある。そして、低
エネルギーホウ素イオン注入によるＳＳＲドープ法に比
べて生産性が改善されるので、低コストで高性能の素子
製造が可能となり、ＲＤＩ（Ｒａｎｄｏｍ Ｄｏｐａｎ
ｔ Ｉｎｄｕｃｅｄ）によるしきい電圧変動（ｖａｒｉ
ａｔｉｏｎ）を抑制する効果とサーブ１００ｎｍゲート
長さのショットチャネル効果を同時に抑制できるので、
素子の収率を改善させることのできる効果がある。
【００８８】そして、チャネル表面地域のドーパント濃
度をチャネルドープ層の最大濃度対比１／１０まで低下
させることができるので、表面移動度の増加及び駆動電
流特性を向上させることのできる効果がある。そして、
超薄型ＳＳＲチャネル構造を容易に具現するので、低し
きい電圧を有する低電圧素子及び低消費電力素子を容易
に具現できる効果がある。
度をチャネルドープ層の最大濃度対比１／１０まで低下
させることができるので、表面移動度の増加及び駆動電
流特性を向上させることのできる効果がある。そして、
超薄型ＳＳＲチャネル構造を容易に具現するので、低し
きい電圧を有する低電圧素子及び低消費電力素子を容易
に具現できる効果がある。
【図１】従来エピチャネルを有する半導体素子を示す断
面図である。
面図である。
【図２】ＴＥＤ、または熱履歴によるエピチャネルにお
けるドーププロファイルの変化を示す図面である。
けるドーププロファイルの変化を示す図面である。
【図３】極低エネルギーイオン注入とレーザーアニ−リ
ング（ＬＴＡ）によるエピチャネルを有する半導体素子
の製造方法を示す工程断面図である。
ング（ＬＴＡ）によるエピチャネルを有する半導体素子
の製造方法を示す工程断面図である。
【図４】極低エネルギーイオン注入とレーザーアニ−リ
ング（ＬＴＡ）によるエピチャネルを有する半導体素子
の製造方法を示す工程断面図である。
ング（ＬＴＡ）によるエピチャネルを有する半導体素子
の製造方法を示す工程断面図である。
【図５】１ｋｅＶでホウ素がドープされた試片上に選択
的にエピ成長で形成されたＳＳＲエピチャネルドーププ
ロファイルを示す図面である。
的にエピ成長で形成されたＳＳＲエピチャネルドーププ
ロファイルを示す図面である。
【図６】５ｋｅＶでホウ素がドープされた試片上に選択
的にエピ成長で形成されたＳＳＲエピチャネルドーププ
ロファイルを示す図面である。
的にエピ成長で形成されたＳＳＲエピチャネルドーププ
ロファイルを示す図面である。
【図７】ホウ素イオン、ＢＦ２ ＋、Ｂ１０Ｈ１４ ＋がシ
リコン基板にイオン注入された時の基板内のホウ素濃度
分布を示すグラフである。
リコン基板にイオン注入された時の基板内のホウ素濃度
分布を示すグラフである。
【図８】Ｂ１０Ｈ１４ ＋とＢＦ２ ＋を殆ど同じ深さにイ
オン注入した時のホウ素濃度分布を示すグラフである。
オン注入した時のホウ素濃度分布を示すグラフである。
【図９】本発明の第１の実施例に係るｎＭＯＳＦＥＴの
製造方法を説明するための工程断面図である。
製造方法を説明するための工程断面図である。
【図１０】本発明の第１の実施例に係るｎＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１１】本発明の第１の実施例に係るｎＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１２】本発明の第１の実施例に係るｎＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１３】本発明の第１の実施例に係るｎＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１４】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１５】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１６】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１７】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１８】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図１９】本発明の第２の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２０】本発明の第３の実施例に係るＣＭＯＳＦＥＴ
の素子断面図である。
の素子断面図である。
【図２１】本発明の第４の実施例に係るＣＭＯＳＦＥＴ
の素子断面図である。
の素子断面図である。
【図２２】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２３】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２４】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２５】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２６】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２７】本発明の第５の実施例に係るＣＭＯＳＦＥＴ
の製造方法を説明するための工程断面図である。
の製造方法を説明するための工程断面図である。
【図２８】本発明の第６の実施例に係るＣＭＯＳＦＥＴ
の素子断面図である。
の素子断面図である。
【図２９】本発明の第７の実施例に係るＣＭＯＳＦＥＴ
の素子断面図である。
の素子断面図である。
３１ 半導体基板
３２ フィールド酸化膜
３３ ｐ型ウェル
３４ ｐ型フィールドストップ層
３５ ｐ型ｎチャネルドープ層
３６ エピ層
３７ ゲート酸化膜
３８ ゲート電極
３９ ｎ＋ソース／ドレーン拡張領域
４０ スペーサ
４１ ｎ＋ソース／ドレーン領域
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F048 AC03 BA01 BB04 BB05 BB08
BB09 BB12 BC06 BD04 BD09
BE03 BG01 BG12 BG13 DA25
DA27
5F140 AA06 AA13 AA21 AA39 AA40
AB03 BA01 BB06 BB13 BB15
BC06 BC13 BC17 BD01 BD05
BD09 BE07 BE08 BE09 BF01
BF04 BF11 BF15 BF18 BF20
BF21 BF27 BF28 BG08 BG12
BG14 BG49 BG51 BG53 BH06
BH14 BH15 BH34 BH36 BH39
BH40 BK02 BK10 BK13 BK21
CB01 CB04 CB08
Claims (18)
- 【請求項１】 デカボラン（Ｄｅｃａｂｏｒａｎｅ）を
イオン注入して、半導体基板の表面下部にチャネルドー
プ層を形成するステップと、 前記チャネルドープ層上にエピ層を形成するステップ
と、 前記エピ層上にゲート酸化膜とゲート電極を順に形成す
るステップと、 前記ゲート電極のエッジに整列されながら前記チャネル
ドープ層より浅いソース／ドレーン拡張領域を形成する
ステップと、 前記ゲート電極の両側に接するスペーサを形成するステ
ップと、 前記半導体基板内にイオン注入を経て前記ゲート電極の
両側スペーサエッジに整列されながら、前記チャネルド
ープ層より深さが深いソース／ドレーン領域を形成する
ステップとを含むことを特徴とするデカボランドープに
よる超薄型エピチャネルを有する半導体素子の製造方
法。 - 【請求項２】 前記チャネルドープ層を形成した後、 前記半導体基板の溶融点より低い温度でアニーリングを
行うステップと、 前記チャネルドープ層上の自然酸化膜を除去するための
水素雰囲気の表面処理を行うステップとをさらに含むこ
とを特徴とする請求項１に記載のデカボランドープによ
る超薄型エピチャネルを有する半導体素子の製造方法。 - 【請求項３】 前記アニーリングは、急速アニーリン
グ、またはスパイク急速アニーリングの中から選択され
る一つで行われることを特徴とする請求項２に記載のデ
カボランドープによる超薄型エピチャネルを有する半導
体素子の製造方法。 - 【請求項４】 前記ソース／ドレーン領域上に選択的に
エレベイティッド（ｅｌｅｖａｔｅｄ）ソース／ドレー
ン領域を成長させるステップをさらに含むことを特徴と
する請求項１に記載のデカボランドープによる超薄型エ
ピチャネルを有する半導体素子の製造方法。 - 【請求項５】 前記ソース／ドレーン領域を形成した
後、前記チャネルドープ層の拡散と前記ソース／ドレー
ン領域の接合深さが深くなることを同時に抑制する温度
で、活性化アニーリングを行うステップをさらに含むを
特徴とする請求項１または２に記載のデカボランドープ
による超薄型エピチャネルを有する半導体素子の製造方
法。 - 【請求項６】 前記活性化アニーリングは、６００℃乃
至１０００℃の急速アニーリング、３００℃乃至７５０
℃の炉アニーリング、または６００℃乃至１１００℃の
スパイク急速アニーリングの中から選択される一つにて
行われることを特徴とする請求項５に記載のデカボラン
ドープによる超薄型エピチャネルを有する半導体素子の
製造方法。 - 【請求項７】 前記チャネルドープ層は、前記半導体基
板の表面から１０ｎｍ乃至５０ｎｍの厚さに形成される
ことを特徴とする請求項１に記載のデカボランドープに
よる超薄型エピチャネルを有する半導体素子の製造方
法。 - 【請求項８】 前記エピ層は、５ｎｍ乃至３０ｎｍの厚
さに形成されることを特徴とする請求項１に記載のデカ
ボランドープによる超薄型エピチャネルを有する半導体
素子の製造方法。 - 【請求項９】 半導体基板内にウェルを形成するステッ
プと、 前記ウェル内の前記半導体基板の表面下部にデカボラン
をイオン注入して第１パンチストップドープ層を形成す
るステップと、 前記半導体基板の溶融点より低い温度で第１アニーリン
グを行うステップと、 前記チャネルドープ層上にエピ層を形成するステップ
と、 前記エピ層上にゲート酸化膜とゲート電極とを順に形成
するステップと、 前記ゲート電極の両側エッジに整列される第１ソース／
ドレーン領域を形成するステップと、 前記第１ソース／ドレーン領域の下部に前記ウェルと同
じドーパントをイオン注入して、第２パンチストップド
ープ層を形成するステップと、 前記第１ソース／ドレーン領域に接続しながら前記第１
ソース／ドレーン領域より深い第２ソース／ドレーン領
域を形成するステップと、 前記チャネルドープ層の拡散を抑制する温度で第２アニ
ーリングを行うことによって、前記第１及び第２ソース
／ドレーン領域内ドーパントを活性化させるステップと
を含んでなることを特徴とするデカボランドープによる
超薄型エピチャネルを有する半導体素子の製造方法。 - 【請求項１０】 前記ウェルを形成した後、前記ウェル
の上部に前記ウェルと同じ導電型のフィールドストップ
ドープ層を形成するステップをさらに含むことを特徴と
する請求項９に記載のデカボランドープによる超薄型エ
ピチャネルを有する半導体素子の製造方法。 - 【請求項１１】 前記第１アニーリングは、急速アニー
リング、またはスパイク急速アニーリングの中から選択
される一つで行われることを特徴とする請求項９に記載
のデカボランドープによる超薄型エピチャネルを有する
半導体素子の製造方法。 - 【請求項１２】 前記第２アニーリングは、６００℃乃
至１０００℃の急速アニーリング、３００℃乃至７５０
℃の炉アニーリング、または６００℃乃至１１００℃の
スパイク急速アニーリングの中から選択される一つで行
われることを特徴とする請求項９に記載のデカボランド
ープによる超薄型エピチャネルを有する半導体素子の製
造方法。 - 【請求項１３】 前記ゲート酸化膜とゲート電極とを順
に形成するステップは、前記ゲート電極の形成後に露出
される前記ゲート酸化膜と前記ゲート電極とを再酸化さ
せるステップをさらに含むことを特徴とする請求項１ま
たは９に記載のデカボランドープによる超薄型エピチャ
ネルを有する半導体素子の製造方法。 - 【請求項１４】 前記再酸化させるステップは、急速酸
化法により行われ、その最高温度を７５０℃乃至９５０
℃に制限することを特徴とする請求項１３に記載のデカ
ボランドープによる超薄型エピチャネルを有する半導体
素子の製造方法。 - 【請求項１５】 前記再酸化させるステップは、加熱炉
による熱酸化法によりなされ、その最高温度を６５０℃
乃至８００℃に制限することを特徴とする請求項１３に
記載のデカボランドープによる超薄型エピチャネルを有
する半導体素子の製造方法。 - 【請求項１６】 前記ゲート酸化膜を形成するステップ
は、シリコン熱酸化膜、窒化酸化膜、高誘電率膜、また
はシリコン熱酸化膜と高誘電率膜の積層膜の中から選択
されるいずれか一つにより形成することを特徴とする請
求項１または９に記載のデカボランドープによる超薄型
エピチャネルを有する半導体素子の製造方法。 - 【請求項１７】 前記シリコン熱酸化膜は、６５０℃乃
至７５０℃の温度で形成し、 前記窒化酸化膜は、６５０℃乃至７５０℃の温度でシリ
コン熱酸化膜を形成した後、前記シリコン熱酸化膜を窒
素プラズマ、またはアンモニアプラズマ処理して形成
し、 前記高誘電率膜は、３００℃乃至６５０℃の温度で蒸着
した後、４００℃乃至７００℃で炉アニーリングして形
成するか、または３００℃乃至６５０℃の温度で蒸着し
た後、６００℃乃至８００℃で急速アニーリングして形
成することを特徴とする請求項１６に記載のデカボラン
ドープによる超薄型エピチャネルを有する半導体素子の
製造方法。 - 【請求項１８】 前記第２ソース／ドレーン領域上に第
３ソース／ドレーン領域を選択的にエピタキシャル成長
させるステップをさらに含むことを特徴とする請求項９
に記載のデカボランドープによる超薄型エピチャネルを
有する半導体素子の製造方法。
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|---|---|---|---|
| KR2002-027616 | 2002-05-18 | ||
| KR10-2002-0027616A KR100410574B1 (ko) | 2002-05-18 | 2002-05-18 | 데카보렌 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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