JP2009544172A - スピントロニクストランジスタ - Google Patents

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Abstract

シリコンを含む基板、該基板上に形成されるチャネル領域、前記基板上であって前記チャネル領域の第1側に形成され、かつ前記チャネル領域へスピン偏極電流を拡散させるように備えられているスピンインジェクタ、前記基板上であって前記チャネル領域の第2側に形成され、かつ前記チャネル領域から前記スピン偏極電流を受けるように備えられているスピン検出器、及び前記基板上であって前記チャネル領域の領域内に形成されるゲート、を有する半導体デバイス。

Description

本発明は、半導体デバイスに関し、より詳細にはチャネル領域をスピン偏極電流が流れるトランジスタに関する。
本発明は、以下に示す先行技術文献リストで特定される文献で言及された様々な技術の利用を含む。
スピントロニクスとは「スピンに基づくエレクトロニクス」を意味する。スピントロニクスデバイスは、情報の保持及び処理を行うため、電子の電荷に加え又は電子の電荷の代わりに、電子の固有スピンを利用する。スピントロニクスデバイスが、従来の電荷に基づく電子機器よりもはるかに少ない数の電子によってデータを表現することが可能であるため、スピントロニクスデバイスは、従来のマイクロエレクトロニクスデバイスよりも顕著に小さくて高速となりうる。
ムーアの法則は、最小の部品コストに対する集積回路の複雑性は、24月ごとに2倍になるという経験による観察結果である。この成長ペースを維持するためには、半導体デバイスは今よりも小さくなる必要がある。
半導体デバイス製造の課題は、ムーアの法則の実現における制限因子である。近年従来のMOSFETの大きさが小さくなることで、動作問題が生じてきた。電荷とエネルギー準位の量子化は、10nm未満の大きさの全ての材料で重要となる。さらにMOSFETの幾何学構造が小さくなることで、ゲートへの印加が可能な電圧は、信頼性を維持するために下げなければならない。性能を維持するため、MOSFETの閾値電圧も同様に小さくしなければならない。閾値電圧が小さくなることで、トランジスタのスイッチを完全にオフにすることができなくなる。その結果、トランジスタが伝導性でないときにも、弱い反転層は、閾値未満の漏れ電流の形式で電力を消費してしまう。閾値未満の漏れは、チップの全電力消費の過半数をも消費してしまう恐れがある。
現在、CMOSの寸法を20nmの物理ゲート長（45nmの技術ノード）未満へ向かって減少させ続けるように、様々な解決法が開発されている最中である。これらの様々な解決法は、様々な技術的支援-たとえば移動を改善させる歪みSi、隆起したソース/ドレイン、high-kゲート誘電体、及び金属ゲート電極-だけではなく、非古典的CMOS構造-たとえば多重ゲートや超薄型MOSFET-を含む。
しかし技術ノードが約22nm（9nmの物理的ゲート長）の長さに到達するとき、より急速な進化が必要とされる。CMOS構造は、技術上のプラットフォームとして用いられ続けることが現在予想されている。よってCMOS単体で実現可能なシステム性能をはるかに超えた性能を示す新規なデバイスが必要となる。
固有電子スピンを利用するスピントロニクスデバイスは、この目標に対する最も有力な候補であり、かつ記憶装置と論理回路との融合、メモリトランジスタ、再設定可能な論理回路、ゼロ・スタンバイパワー技術への道を開くことができる。さらに電子スピンを用いるデバイスは、長期的には量子コンピューティングや量子暗号法に寄与する。
半導体が小さくなることで、電磁気学の古典的な法則は破綻し始め、かつ量子力学の法則が半導体内での相互作用を支配し始めている。量子力学の法則は、従来の論理ゲートの特性を規定する古典的な法則とはかなり異なる。将来コンピュータが小さくなる場合、新たな量子技術が従来技術に取って代わる、又は補わなければならない。スピントロニクスは、固体量子コンピューティングへの道となりうると認識されてきた。
電子は、質量と電荷に加えて、スピンと呼ばれる固有の角運動量を有する。スピンは磁場に関連づけられる。その関連はたとえるならば、スピン軸に対して小さな棒磁石の磁場が揃っているようなものである。電子の2つの状態は、「スピン上向き」と「スピン下向き」と呼ばれる。磁場の存在下では、スピン上向きの電子とスピン下向きの電子は、それぞれ異なるエネルギーを有する。従来の電子回路では、電子のスピンはランダムに配向し、電流に影響を及ぼさない。スピントロニクスデバイスはスピン偏極電流を発生させ、かつ情報の記憶又は処理にスピンを用いる。
非磁性半導体におけるスピン依存輸送に係る従来の視点は、主としてIII-V半導体に当てられていた。III-V半導体では、直接遷移型バンドギャップであるため、光学実験による前記半導体中での担体のスピン偏極へのアクセス（つまり読み書き）が可能である。
3つの端子となるスピントロニクス半導体デバイスについての理論的提案がなされてきた。たとえば非特許文献7は、係るデバイスについての理論的提案を行っている。非特許文献7は、最も多く占められたバンドが完全にスピン偏極しているハーフメタリックのソース/ドレインを仮定している。しかし室温でハーフメタリックとなることが立証されている材料は未だに存在しない。よって本発明は、非特許文献7で理論化されたデバイスは既存材料では作ることができないと認識している。さらに室温でハーフメタリックを示す材料の存在が立証できると仮定しても、係る材料はシリコンとの相性が良いとは考えにくく、又は既存のシリコン技術若しくはその修正された方法を用いて容易に作製できるとも考えにくい。
よって本発明は、光学実験がもはや不可能なSiに基づいたスピントロニクスデバイスへ向かうことが必要であると認識している。
フィリップ(A.T.Filip)他、超伝導及び新規磁性誌(Journal of Superconductivity and Novel Magnetism)、第18巻、2005年、pp.379 ラシュバ(E.I.Rashba)、フィジカルレビュー(Physical Review)B、第62巻、pp.R16267、2000年 コネリー(D.Connelly)他、ナノテクノロジーに関するIEEE報告(IEEE Transactions on Nanotechnology)、第3巻、pp.98、2004年 ワン(C.Wang)他、応用物理学速報誌(Applied Physics Letters)、第74巻、pp.1174、1999年 ファート(A.Fert)とジャファーズ(Jaffres)、フィジカルレビュー(Physical Review)B、第64巻、pp.184420、2001年 マフィット(T.M.Maffit)他、IBM研究開発誌(IBM Journal of Research and Development)、第50巻、pp.25、2006年 菅原と田中、応用物理学速報誌(Applied Physics Letters)、第84巻、pp.2307、2004年 リーガー(M.M.Rieger)とボグル(P.Vogl)、フィジカルレビュー(Physical Review)B、第48巻、pp.14296、1993年 パルマー(J.D.Plummer)他、「シリコンVLSI技術(Silicon VLSI Technology)」、プレンティスホール(Prentice-Hall)出版、2000年
従って本発明の一の目的は、上述の少なくとも一部、及び/又は従来の半導体デバイスに係る他の問題を解決することである。
本発明の非限定的実施例では、半導体デバイスは：シリコンを含む基板；該基板上に形成されるチャネル領域；前記基板上であって前記チャネル領域の第1側に形成され、かつ前記チャネル領域へスピン偏極電流を拡散させるように備えられているスピンインジェクタ；前記基板上であって前記チャネル領域の第2側に形成され、かつ前記チャネル領域から前記スピン偏極電流を受けるように備えられているスピン検出器；及び前記基板上であって前記チャネル領域の領域内に形成されるゲート；を有する。
本発明の他の実施例では、前記スピンインジェクタは、強磁性材料及び該磁性材料と前記基板との間に設けられる誘電材料を有する。
本発明の他の実施例では、前記スピン検出器は、強磁性材料及び該磁性材料と前記基板との間に設けられる誘電材料を有する。
本発明の他の実施例では、前記チャネル領域はヘテロ構造チャネルを有する。
本発明の他の実施例では、前記チャネル領域は、SiGe/Siヘテロ接合を形成するために仮の基板上に形成された歪みシリコン層を有する。
本発明の他の実施例では、前記チャネル領域はレトログレードドーピング構造を有する。
本発明の他の実施例では、前記基板は、シリコン、部分的に空乏化したシリコン・オン・インシュレータ、完全に空乏化したシリコン・オン・インシュレータ、若しくは疑似シリコンゲルマニウム、又はこれら2つ以上の混合物を有する。
本発明の他の実施例では、前記ゲートは、ゲート電極材料、及び該ゲート電極材料と前記基板との間に設けられた誘電材料を有する。前記ゲート電極材料は多結晶シリコン及び金属のうちの1つである。前記誘電材料は、二酸化シリコン、シリコン酸窒化物、及びhigh-k誘電材料のうちの1つである。
本発明の他の実施例では、前記スピンインジェクタ及び前記寸ピン検出器は強磁性金属を有する。
本発明の他の実施例では、前記スピンインジェクタ及び前記寸ピン検出器はそれぞれ強磁性半導体を有する。
本発明の他の実施例では、前記スピンインジェクタ及び前記寸ピン検出器のうちの少なくとも1つに係る強磁性金属はCoを含む。
本発明の他の実施例では、前記強磁性材料はCoで構成される。
本発明の他の実施例では、前記スピンインジェクタは固定された磁化構造を有し、前記スピン検出器は切り換え可能な磁化構造を有し、かつ前記スピン検出器の磁化が前記スピンインジェクタの磁化と平行であるときには、前記スピン偏極電流は前記スピンインジェクタから前記スピン検出器へ流れる。
本発明の他の実施例では、前記スピン検出器の磁化が前記スピンインジェクタの磁化と反平行であるときには、前記スピン偏極電流は前記スピンインジェクタから前記スピン検出器へ流れない。
本発明の他の実施例では、前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは、前記基板内に形成された各対応する溝中に含まれる。
本発明の他の実施例では、前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは、前記基板の上で少なくとも部分的に延びるように隆起する。
本発明の他の実施例では、前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは、前記基板上に形成される空乏化したn++半導体層、及び該空乏化したn++半導体層上に形成される誘電層、及び該誘電層上に形成される強磁性層、を有する。
本発明の他の実施例では、前記スピン検出器は、該スピン検出器の磁化方向を切り換えるように備えられた切り換え機構を有する。
本発明の他の実施例では、前記スピンインジェクタは、スピン注入を最大にするように備えられたトンネルバリアを有する。該トンネルバリアは、rN(lN/λN)<<rc<<rN(λN/lN)を満たすように選ばれる。lNは非磁性半導体領域でのチャネル長、λNは非磁性半導体領域中でのスピン拡散長、rNは前記チャネル領域の実効抵抗で、rcは前記トンネルバリアのトンネル抵抗で、かつ前記トンネルバリアの厚さに伴って変化する。
当該半導体デバイスの他の実施例では、前記誘電材料は、二酸化シリコン、シリコン酸窒化物、及びhigh-k誘電材料を有する。
本発明を実施する典型的なトランジスタである。 低いゲートバイアス状態で本発明を実施するトランジスタのバンド図である。 図2Aのバンド図に対応するキャリア密度プロファイルである。 高いゲートバイアス状態で本発明を実施するトランジスタのバンド図である。 図3Aのバンド図に対応するキャリア密度プロファイルである。 本発明を実施する他の典型的なトランジスタである。 低いゲートバイアス状態におけるチャネル領域のx軸に沿ったバンド図である。 高いゲートバイアス状態におけるチャネル領域のx軸に沿ったバンド図である。 効率的なスピン注入のための典型的な基準を表している。 オン状態とオフ状態についての効率的なスピン注入条件が異なる境界のグラフである。 スピン検出器内での磁化を切り換えるように備えられている典型的な構造である。
本発明及び本発明の利点は、添付の図面と共に以下の詳細な説明を参照することで、すぐに明らかになるだろう。
本発明の非限定的実施例では、通常の電界効果（つまり電荷）型トランジスタとしてもスピントランジスタとしても機能する、Si技術（及びその最適化-たとえば緩和SiGe上の歪みSi）によって作製された全電気三端子デバイス構造について論じる。ゲートバイアスが高く、かつソースとドレインの磁化が平行であるときに、電荷とスピンの流れの両方のスイッチを同時にオンにし、かつ、ゲート電圧が低く、かつ/又は磁化が反平行であるときに、スイッチをオフにすることによって、そのデバイスは通常の電界効果型トランジスタとしてもスピントランジスタとしても機能することが可能である。
ここで図を参照する。図中、同様の参照番号は、複数の図を通して同一又は対応する部品を示す。
半導体中でのスピントロニクスの実装を成功させるためには3つの要件が存在する。第1に、スピン偏極/スピン注入は耐久性を有していなければならない。第2に、半導体界面にわたって効率的な変換がなされなければならない。第3に、スピンコヒーレンスは長寿命でなければならない。これら3つの条件については、本発明の典型的実施例を参照しながら後述する。
図1は本発明によるスピントロニクストランジスタの非限定的実施例である。図1に図示されたスピントロニクストランジスタは、Si/SiGeに基づく全電気スピン輸送デバイス構造である。よってこの典型的実施例はSiに基づくスピントロニクスデバイスへの移行が成功した例を供する。Siは産業界における標準的な半導体である。Siはスピン軌道相互作用（有効磁場によってエネルギー準位が小さくシフトすること）の小さい軽元素である。よってSiは非常に長いスピン寿命を有する。
Siは、長いスピンコヒーレンス時間に基づく用途-たとえばメモリ機能を備えたトランジスタ、又は量子コンピューティング/暗号用途-にとって理想的な材料である。
図1に図示されたデバイスは基板100を有する。基板100は、シリコン(Si)、部分的に空乏化したシリコン・オン・インシュレータ(PDSOI)、完全に空乏化したシリコン・オン・インシュレータ(FDSOI)、又は（シリコン又はSOI上の）疑似（緩和）シリコンゲルマニウム(SiGe)基板を有する。本発明の典型的実施例はまた、Si層（空乏化したn++Si及びn-Si）及びSiGe層を含む基板をも有して良い。
図1に図示されたデバイスはゲート電極110を有する。たとえばゲート電極110は、多結晶シリコンゲート電極材料又は金属ゲート電極材料のいずれかであって良い。ゲート積層体はまた層120をも有する。層120は誘電体である。たとえば層120は、二酸化シリコン誘電材料、シリコン酸窒化物誘電材料、又はhigh-k誘電材料のいずれかであって良い。
チャネル130は縮退ドーピングされたチャネルである。その縮退ドーピングされたチャネルは、レトログレードドーピング又はヘテロ層成長（たとえばSiGe疑似基板上の歪みシリコン）のいずれかによって作製される。
本発明の非限定的実施例では、チャネル130は、ヘテロ構造チャネル（疑似基板上の歪みシリコン）となるように設計される。この設計はメディシ(Medici)（商標）シミュレーションによって妥当であることが確認された。以下は、z方向についての構造を画定するメディシ(Medici)（商標）シミュレーションのパラメータである。
(i) ゲートの仕事関数=4.8eV；
(ii) 誘電層120の電気的厚さ=15Å（つまり具体的な材料は選択されていない。物理的な厚さは材料に依存し、かつ15ÅのSiO2と同一のキャパシタンスを与えるように選ばれた）
(iii) 10nmの緩和Si1-xGex（ドーピングされていない）；
(iv) 10nmの歪みSi（ドーピングされていない）；
(v) 50nmの緩和Si1-xGex（n型ドーピングで濃度は1017cm-3）；
(vi) 1000nmの緩和Si1-xGex（n型ドーピングで濃度は1016cm-3）；及び
(vii) バルクSi（n型ドーピングで濃度は1016cm-3）
層(v)及び(vi)は、バルクとの格子不整合を起こす代わりに緩和するのに十分な厚さに選ばれる。よって層(v)及び(vi)はSi1-xGexを形成する。それによって薄いSi層は上部で歪む。歪み層は量子井戸チャネルを形成する。層(vi)は、歪みチャネル、つまり層(iv)を変調ドープさせるのに用いられる。このことは、伝導性チャネルを有すると同時にイオン化した不純物の散乱よるスピン緩和が制限されることを助ける。
上述のシミュレーションにおいてはx=0.4である。xについてある値が与えられると、メディシ(Medici)（商標）は、Si1-xGexバンド構造パラメータを内的に計算することができる。緩和SiGe上部の歪みシリコン層のバンド構造パラメータ（バンドギャップ及び電子親和力）は、ソフトウエアによっては計算されない。バンド構造パラメータは、(a)ベガード則（つまりSiとGeの値との間での線形補間）を用いることによってSi1-xGexの電子親和力を得ること、及び(b) 非特許文献8で見つけることのできるチャートから、緩和Si1-yGey層（この場合y=0）上の歪みSi1-yGey層の伝導体と価電子帯のバンドオフセットを決定することによって計算される。(a)及び(b)はただちに、歪み層に係る上述のバンド構造パラメータを与える。
図2Bに図示されているように、ゲートバイアス(Vg)がゼロであるとき、チャネル領域は不十分な伝導性を示す。図2Bに図示されているように、（約0.02μmでの）チャネル領域は、16cm-3を超えるピークを示す電子濃度を有する。図3Bに図示されているように、ゲートバイアスが0.5Vであるとき、チャネル領域は、ゲート電圧が0[V]のときよりもはるかに大きな伝導性を示す。図3Bに図示されているように、（約0.02μmでの）チャネル領域は、18cm-3を超えるピークを示す電子濃度を有する。
埋め込みSiGe/Siヘテロ接合に基づくチャネルは、該チャネルを画定する閉じこめ層と、Si伝導帯中のX最小点での6重縮退を解き、注入電子のスピンダイナミクスに影響を及ぼす歪んだソースのいずれの機能も果たす。歪みチャネルでの散乱が減少する結果、移動度が高くなり、スピン緩和が抑制される。
SiGe層でのスピン輸送にとっては、SiよりもむしろSiGe上に直接接触するスピン注入コンタクトの実装と同様に非常に高いGe含有比（たとえば60-90%）が好ましい。Ge濃度と、歪みSiGe/無歪みSiと無歪みSiGe/歪みSiとの比は、スピン輸送に影響を及ぼすのに用いることのできる典型的パラメータである。
チャネル領域は量子井戸チャネルである。このような狭い領域でこそ（z方向（図1に図示されている）に沿った深さという意味で）、ソース/ドレインチャネルバリア（後述）は、ゲート電圧の印加によって十分に下げられる。図2B及び図3Bは、ゲート電圧が増大することで、トンネルバリアが低下し、かつ量子井戸チャネル中でのスピン偏極電子の濃度が増大することを示している。しかし図2B及び図3Bは、ゲートバイアスが印加されるときには、量子井戸チャネル外部での荷電キャリア濃度は増大しないことを示している。この理由は、z方向に沿った他の場所では、半導体領域ははるかに大きなバリアを有するからである。これらの高いバリアにより、従来の金属ソース/ドレインMOSFET設計よりも漏れ電流が小さくなる。
誘電体160によって形成されるバリアはゲートバイアスからほとんど独立している。新たな熱電子バリアはそのゲートバリアと異なるものである。全トンネルバリアは誘電体160と熱電子バリアとの接合である。典型的な量子井戸チャネルでは、x方向（図１で定義された）での熱電子バリアもまたz軸に沿った位置-具体的にはzの値がチャネル領域内部であるか又は該チャネル外であるのか-に依存する。チャネル領域外部である場合、熱電子バリアはある程度変化するが、全てのゲート電圧について高くなる。そのチャネル領域に対応するわずかな範囲のzの値でのみ、熱電子バリアは、高いゲートバイアスに対しても比較的小さくなる。
図1のスピントロニクストランジスタは、スピン注入体（ソース）140及びスピン検出器（ドレイン）150を有する。スピン注入体はFM（強磁性材料）金属170及び誘電体160を有する。スピン検出器もまたFM170及び誘電体160を有する。誘電体160は、FM170と、チャネル130を形成する半導体材料との間にトンネルを形成する。FMは強磁性金属又は強磁性半導体材料である。FMはCo及び/又はCo化合物を含むことが好ましい。Co及びCo化合物は従来の堆積手法によって堆積されて良い。スピン注入体でのFM170は、一方向に固定される磁化180を有する。スピン検出器内でのFM170は、方向の切り換えが可能な磁化190を有する。磁化190の切り換えについては後述する。
図1に図示されているように、スピン注入体140及びスピン検出器150はそれぞれ、誘電体材料160からなる薄いバリアによって基板及びチャネルから分離されている。材料160はたとえば二酸化シリコン、シリコン酸窒化物、又はhigh-k材料のうちの1つである。
FM170及び材料160は、FMソース内での、過半数のスピンをとる電子のフェルミ準位が、ON状態におけるキャリア注入に対する低い熱電子バリアに一致するように選ばれる。図3Aに図示されているように、ソース/ドレイン材料の仕事関数がシリコンの電子親和力よりも大きい0.1eVであるため、高いゲートバイアスでの熱電子バリアは無視できる。このことと高いチャネル伝導性によって、ソースからドレインへ大きな電流が流れることができる（ソースとドレインの磁化が揃っているものと仮定する）。バンド曲がりのため、ゲート電圧が低くなることで、同一材料についての熱電子バリアが大きくなる（図2A参照）。このことと低いチャネル伝導性によって、ソースからドレインへ流れる電流は小さくなってしまう。
本発明の非限定的実施例では、スピン注入体及びスピン検出器は、基板上に形成された空乏化したn++Si層、該空乏化したn++Si層に形成されたSiO2誘電層、及び該SiO2誘電層上に形成されたCo層（つまり強磁性層）から形成される。
図5は、図1の半導体デバイスのソースとドレインとの間でのx軸に沿った概略的なバンド図を示している。図5に図示されているように、ゲートバイアスが低いときには、ソースとドレインとの間には大きな電位バリアが存在する。φは界面での熱電子バリア高さを表す。
図5とは対照的に、図6は、ゲートが高バイアスであるときの、ソースとドレインとの間でのx軸に沿った概略的なバンド図を示している。図6に図示されているように、ソースとドレインとの間に存在する電位バリアは小さくなり、熱電子バリアは無視できる（図5と比較して）。その結果、チャネル領域での荷電キャリア密度が高くなる。
本発明のFMソース/ドレイン領域は、従来のMOSトランジスタとは対照的である。従来のMOSトランジスタは、半導体ソース/ドレイン領域を、基板又は本体の伝導型とは反対の伝導型となるようにドープしてきた（たとえば本体がp型材料である場合にはn型のソース/ドレイン領域）。従来のMOSトランジスタ中において逆バイアスp-n接合が形成される結果として、そのトランジスタがOFF状態（つまり低ゲートバイアス）であるときに、ソースからドレインへ流れる電流が小さくなる。
図1に図示されているように、FMソース/ドレイン領域は、基板内で溝をエッチングし、かつその基板をFMで埋めることによって形成されて良い。これにより有効に、従来の半導体ソース/ドレイン領域が置き換えられる。あるいはその代わりに、従来の完全空乏化シリコン・オン・インシュレータ(FDSOI)デバイスにおいてより一般的に見られるように、金属ソース/ドレイン領域は隆起しても良い。隆起した金属ソース/ドレイン領域を有する典型的なトランジスタが図4に図示されている。図4は、Co/SiO2/空乏化n++Si/n-Si/歪みSiGeからなる積層体を有する典型的なスピントロニクストランジスタを有する。空乏層の端部は、n++領域192とn-領域193との間の金属接合と一致する。
図1の典型的なトランジスタは2つの磁気トンネルコンタクトを有する。第1磁気トンネルコンタクトはスピン注入体140であり、第2磁気トンネルコンタクトはスピン検出器150である。磁気トンネルコンタクトは、スピン偏極電子の電気的注入及び検出に向けた堅実で信頼性のある方法である。強磁性体金属又は強磁性半導体におけるスピン依存状態密度は、高温で必要とされるスピン選択性を供する。磁化した強磁性材料では、一のスピン偏極のエネルギーは、他のスピン偏極のエネルギーに対して高くなるようにシフトする。磁化した強磁性材料から生じる電流はスピン偏極している。その理由は、フェルミ準位付近では、一のスピン状態の電子数の方が他のスピン状態の電子数よりも多い。たとえばFeとCoのキュリー温度はそれぞれ770℃及び1130℃である。強磁性材料に対応するキュリー温度では、その材料が強磁性となる。キュリー温度よりも高温では磁気秩序は消失する。よってキュリー温度はこの相転移の臨界温度である。
非特許文献2はさらに、強磁性金属、トンネルバリア（つまり誘電体）、及び通常の導体によって形成される接合からのスピン注入について記載している。そのトンネルバリアによって、金属から半導体への効率的なスピン注入が可能となる。トンネルバリアはスピン選択的である。つまりトンネルバリアは、アップスピンとダウンスピンでそれぞれ異なる伝導性を有する。特許文献5は、金属と半導体との間にトンネルバリアが含まれることで、注入電流のスピン偏極にどのような影響が生じるのかについてさらに説明している。
金属（通常はシリサイド）ソース/ドレインの従来型MOSFETが存在し、その従来型MOSFETでは、金属と半導体との間にショットキーバリアが存在する。係るデバイスは非特許文献4に記載されている。しかしショットキーバリア（又はオーミックコンタクト）は、スピン偏極電流を注入しない。よって図1に図示された誘電体160は、従来のMOSFETのショットキーバリアに置き換わる。
トンネルバリアはまた磁気コンタクト半導体との間でのコンダクタンスにおいて必要となる一致をも供する。強磁性金属と半導体との間での伝導性の大きな差異は、一のから他への効率的なスピン注入を阻害する。さらにトンネルバリアは、金属と半導体との間に化学バリアを形成する。これによりコンタクトの熱力学的安定性が改善される。
本発明の典型的実施例では、トンネルバリアは、強磁性金属CoとSiO2（これは誘電体160についての典型的な選択物である）を組み合わせることによって形成される。Co（仕事関数5.0eV）は、従来のCMOS技術においてなじみのある材料である（そのほとんどはCoSi2の形で利用されているが）。CoはSiO2と接触した状態で安定している（つまりSiO2を分解してCoO又はCoSi2を生成しようとしない）。CoがSiと接触するように設けられるとき、材料の化学ポテンシャルは互いに一致する。半導体中での化学ポテンシャルはドーピングに依存する。界面でのバンド曲がりは仕事関数の差異である。バンド曲がりは、キャリアが一の材料から他の材料へ注入されうるか、及びその程度その注入は容易なのかを決定する。たとえばバンド曲がりは、キャリア注入を抑制する（ショットキーバリア）を生じさせることができる。
トンネルバリアを設計する際の重要な検討事項は、トンネルバリアの電気的性質、及び磁気トンネルコンタクトの磁気的性質（たとえばCo/酸化物界面の界面スピン偏極、及び酸化物/半導体界面でのスピンフリップ散乱が存在しないこと）である。
Si中でのダングリングボンドは不対電子を有する。その結果スピンフリップ散乱が生じる恐れがある。よって本発明の一の典型的実施例では、ほぼ完全に不活性化することが可能なSiO2/Si界面が用いられる。SiO2/Si界面の厚さは、トンネルリングが可能な程度の薄さ（つまり8-12Å）にまで薄くされる。トンネルバリアの厚さの決定については後述する。
強磁石/バリア/非磁石/バリア/強磁石構造における大きな磁気抵抗は、rN(lN/λN) << rc << (λN/lN)（つまり効率的なスピン注入条件）のときに実現される。ここでlNは非磁石(N)領域の長さ（つまりチャネル長）、λNはN領域へのスピン拡散長、rN=λN/σNは実効抵抗（σNはN領域での伝導度）で、rcはソース/ドレインバリアのトンネル抵抗である。典型例としてlN〜50nm、及びλN〜1000nmについて検討すると、上述の基準は、0.05rN << rc << 20rNとなる。さらに厳しい不等式を与えることによって、ソース/ドレイントンネルバリアを設計するための以下の規則が与えられる。それは、0.5rN < rc < 2rNである。この不等式はON状態のときに満たされる。しかしこの不等式はOFF状態のときには満たされない。OFF状態では、rN off≒100rN onである。これはさらに図7に図示されている。
図2B及び図3Bから、ON状態とOFF状態との間でのチャネル内のキャリア密度の比は約100である。従ってON状態でのσNは、OFF状態でのσNよりも約2桁大きくなければならない。よってON状態でのチャネル抵抗とOFF状態でのチャネル抵抗は、rN off≒100rN onと関連づけられる。ソース/ドレイントンネルバリア厚さは、ON状態では、0.5rN on < rc < 2rN onで、かつ高い磁気抵抗が実現され、OFF状態では、rN offについて不等式が満たされず、かつ効率的なスピン注入がされないように選ばれる。よって当該デバイスは、ON状態（つまり電流がソースとドレインでの相対的な磁化の配向に依存する状態）において高い磁気抵抗を有するが、OFF状態（つまり電流がソースとドレインでの相対的な磁化の配向に依存しない状態）では高い磁気抵抗を有さない。OFF状態では、トランジスタは感知できる磁気抵抗を有さない状態でわずかな漏れ電流を通す。
トンネルバリア（つまり誘電体160）の厚さをどの程度の厚さにすべきかを決定するため、複数の変数が計算に入力される。これらの変数には以下のものが含まれる。
・強磁性ソース内でのスピン依存化学ポテンシャル
・バリア高さ（つまりバリアは長方形であると仮定している）
・スピン上向きのキャリアとスピン下向きのキャリアには同一種類のバリアが見える（つまりスピン上向きのキャリアとスピン下向きのキャリアはいずれも、バリアの他の側に位置する半導体中で伝播状態となる）
・材料の電子構造に係るパラメータ-たとえば有効質量（つまり有効質量は一貫して一定であると仮定されて良い）、及び
・幾何学的パラメータ
以降では現実的なパラメータについては、効率的なスピン注入条件が満たされうることを示す。たとえばその条件は、トンネルバリアを設計するための厳格な不等式を示すために強化される。その不等式とは、
10 rN(lN/λN) << rc << 0.1(λN/lN) (1)
である。
ON状態でのチャネル濃度nがn〜1020cm-3である場合、伝導率σN ONはσN ON≒neμ=1020・1.6・10-19C・1000cm2V-1s-1≒104(Ω・cm)-1 (2)
である。ここでeは電子の電荷で、μは電子の移動度である。
チャネル長lNがlN〜30nmで、スピン緩和長λNがλN〜1000nmである場合、
rN ON=λN/σN≒10-8Ω・cm2 (3)
である。不等式(1)は、
0.3rN on < rc < 3.33rN on (4)
と書き直すことができる。
σN offとrN offは対応するONでの値よりもはるかに小さい。そのため条件(4)はOFF状態では満たされない。
トンネルバリアコンタクトのコンダクタンスは以下のように定義される。
Figure 2009544172
 ここでΣ↑、Σ↓はそれぞれ、単位面積あたりのスピン上向きコンタクトのコンダクタンスとスピン上向きコンタクトのコンダクタンスである。ランダウアー-ビュッティカー理論から、単位面積当たりのスピンコンタクトのコンダクタンスは、次式によって近似される。
Figure 2009544172
 ここでeは電子の電荷、hはプランク定数、h（バー）=h/2π、T(ξ)はエネルギー依存するトンネル確率、m*≒0.5mの有効質量で、かつkBTは熱エネルギー範囲である。トンネル確率は化学ポテンシャル未満であるこの熱エネルギー範囲内では一定であり、かつ低いエネルギーでは無視できるものと推定される。
WKB近似を用いることによって、トンネル確率は、T≒exp(-2κb) (7)と書き表される。ここで、κ(E)=√[2m*(V-E)/h（バー）2]で、bはバリアの厚さである。我々は、κ↑及びκ↓を得るため、V-E↓=2eV、及びV-E↑=2.5eVと選んだ（比較のため、シリコンが縮重したSi/SiO2/Si系は、電子についてV-E=3eVを与える）。上記を式(7)へ代入し、バリア高さb≒1nmであると仮定すると、T↑及びT↓が得られる。式(6)からΣ↑及びΣ↓が得られる。
結局式(5)から、
rc〜10-8Ω・cm2=rN (8)
が得られる。この式は不等式(4)での条件を満たす。本明細書で用いられている典型的な値からのチャネル伝導率のばらつきは容易に適合可能である。その一方でバリア厚さをわずかに調節することによって効率的なスピン注入が維持される。バリアコンタクト抵抗はバリア厚さに対して指数関数的に依存するためである。
図8は、ON状態とOFF状態についての効率的なスピン注入不等式の境界を表すグラフである。図8のグラフは、不等式(1)から得られるON状態とOFF状態の上側境界と下側境界のプロットである。そのグラフは、チャネル長(lN)に対するバリア抵抗と面積との積のプロットである。チャネル領域の伝導率は、ON状態（つまり高ゲートバイアス）とOFF状態（つまり低ゲートバイアス）とで異なる。ON状態とOFF状態の両方について書き表された不等式(1)は：
10[rN on(lN/λN)] < rc < 0.1[rN on(λN/lN)] (9)（ON状態について）、及び
10[rN off(lN/λN)] < rc < 0.1[rN off(λN/lN)] (10)（OFF状態について）、
となる。
rcは不等式(9)を満たすが、不等式(10)を満たさないように選ばれる。よってONのラベルが付された2曲線間の領域（本明細書においては領域Aと呼ぶ）に属する値がrcに選ばれ、OFFのラベルが付された2曲線間の領域（本明細書においては領域Bと呼ぶ）に属する値は選ばれない。一般的には、トンネルバリアは、領域Bと交わらない領域Aの部分内に属するように設計される。図8に図示された例では、このことは容易に実現される。なぜならON領域とOFF領域とが交わらないからである（つまりA-B=空集合）。ON状態とOFF状態との間での伝導率の差異が大きいため、ON領域とOFF領域とは交わらない。
本発明の典型的実施例の動作は図1を参照しながら示される。この実施例では、デバイスはCソース/ドレインを有し、誘電層120はhigh-k誘電体で、ゲート電極は金属で、誘電層160（つまりソース/ドレイン注入バリア）は二酸化シリコン又はシリコン酸窒化物で、かつチャネルは変調ドープSi/SiGeに基づく量子井戸チャネルである。トンネリングを可能にするため、誘電層160は特に、high-k誘電体とならないように選ばれる。
ゲート110にゼロ電圧が印加されるとき、チャネルバリアは、FM160からの電子がチャネル領域130へトンネルするのを防止するのに十分な厚さである。よってゲートバイアスがゼロのとき、チャネル130はOFFとなるように設計される（つまりゲートバイアスが小さいときにはスピン偏極電流はチャネルを流れない）。ゲートバイアスが十分に大きく、かつソースとドレインの磁化180と190が平行であるとき、トランジスタはON状態になると考えられる（つまりソースからドレインへスピン偏極電流が流れる）。ソース/ドレイン電流（これはスピン偏極電流である）は、トンネルバリア160を介して注入される。ゲートバイアス電圧が高いが、ソースとドレインの磁化180と190が反平行であるとき、トランジスタはOFFである（つまりスピン偏極電流はチャネルを流れない）。
スピントロニクストランジスタの動作中、ドレインの磁化は、ソースの磁化に対して平行又は反平行である。これはMRAM内で実装されても良いし、又は他の磁化スイッチング手法を用いることによって実装されても良い。MRAM手法の詳細は非特許文献6で与えられている。OFF状態では、トランジスタは、感知できる磁気抵抗を有さない状態で、小さな-つまり‘漏れた’-電流を通す（つまり電流はソースとドレイン内での磁化の配向に依存しない）。ON状態では、デバイスは、ソースとドレインの磁化が平行であるときに大きなスピン偏極電流を通すが、ソースとドレインの磁化が反平行であるときにはわずかな電流しか通さない。その理由は、ソースとドレインの磁化が反平行であるときも高磁気抵抗の配置だからである。よって平行配置では、図1に図示されたデバイスの非限定的実施例は、「電荷トランジスタ」として用いられて良い。図1に図示されたデバイスの非限定的実施例はまた、「スピントランジスタ」として不揮発性メモリ機能をも供することができる。その「スピントランジスタ」の状態は、「スピントランジスタ」のスイッチをONの状態にした後にソース-ドレイン電流を測定することによって、読み取ることができる。
図9は、スピン検出器の磁化方向を切り換える金属ワイヤの典型的な構造を図示している。書き込み動作中、電流は、ライン900とライン910に沿って流される。電流は、電流は磁場を発生させる。その磁場ベクトルの合計は、スピン検出器中でのFMの磁化方向を切り換えるのに十分である。
よって本発明を実施するスピントロニクストランジスタは、電子スピンを利用することによって、論理操作（つまりON/OFF）を実行することができる。
さらに本発明を実施するスピントロニクストランジスタは、不揮発性メモリデバイスとして用いられて良い。各スピントロニクストランジスタは、1ビットの情報を記憶することができる。情報は、たとえ電源がOFFになった場合であっても、ドレインの固定されていない強磁性材料内で記憶されることが可能である。それに加えてスピントロニクストランジスタは絶えず更新される必要がないので、電力消費は、従来のトランジスタよりもはるかに小さい。
メモリとしての機能を実行する際、本発明の非限定的実施例は、0又は1のいずれかを記憶することができる。スピントロニクストランジスタ上で書き込み操作を実行するため、ゲートにバイアスが印加される。電流がドレインで検出される場合、ソースとドレインの磁化は平行であり、これは1を表して良い。ドレインで電流が検出されない場合、ソースとドレインの磁化は反平行であり、これは0を表して良い。
さらにスピントロニクスデバイスは、従来の電荷ベースの電子機器よりもはるかに少ない電子でデータを表すことが可能である。従ってスピントロニクスデバイスは、従来のマイクロエレクトロニクス機器よりも顕著に小さくかつ高速である。
さらに本発明を実施するスピントロニクストランジスタの機能は、ドレイン（又はソース）内でのFMの磁化を変化させることによって、「すぐに」変化させることが可能である。本発明を実施するスピントロニクストランジスタを用いた複数のプロセッサは、より効率的な計算を行うため、複数のプロセッサの一部の磁化を反転させることによって、中程度のクロック周期を再調整することが可能である。これにより、全く新しい計算方法が可能となる。これは（ハードウエアによって決定されるよりもむしろ）ソフトウエアで起動し、かつ標準化された再プログラム可能な論理チップは普遍的なマイクロプロセッサとなるだろう。
上述したように、スピン検出器（つまりドレイン）の磁化は、スピン注入体（つまりソース）に対して平行又は反平行である。本発明の典型的実施例では、これはMRAM内で実装されても良いし、又は他の磁化スイッチング手法を用いることによって実装されても良い。たとえばスイッチングは、ドレインの磁化を切り換えるがソースの磁場を切り換えない大域静磁場によって実行される。これは、ソース/ドレイン領域の形状をそれぞれ異なるようにし、一の領域は他の領域よりも小さな磁場で磁化を切り換えるようにすることによって実現される。本発明の他の典型的実施例では、半導体デバイスは、MRAM内でドレインをアドレス指定する金属ラインを有する（非特許文献6参照）。これらの金属ラインでの電流による磁場は、ドレインの相対磁化を切り換える。ソースの磁化は、たとえば反強磁性ピン止め層を用いることによって固定される。
さらにドレインの相対磁化を切り換えるのに他の手法-たとえば電流駆動磁化反転-が用いられても良い。
さらに本発明を実施するスピントロニクスデバイスは、周知のSiデバイス製造手法を用いることによって製造されて良い。
本発明を実施する半導体デバイスは、非特許文献9に記載された標準的なCMOSプロセスフローを用いて製造されて良い。このデバイス製造は、上述したメディチシミュレーションのシーケンスに従う。その際ソース/ドレイン及びチャネル領域の十分に確立された以下の処理工程が追加される。
(I)上述のエピタキシャル層(iii)、(iv)、及び(v)が化学気相成長(CVD)によって成長する。
(II)ソース/ドレイン領域を画定するように溝がエッチングされる。
(III)溝を含む表面を覆うように誘電体160が酸化及び/又は堆積される。
(IV)溝を強磁性ソース/ドレイン材料で満たす。
(V)表面を研磨して、ソース/ドレイン以外の領域から誘電体160と金属を除去する。
明らかに本発明の多数の修正型及び変化型が、上記教示に基づいて可能である。従って添付された請求項の技術的範囲内において、本発明は、上で詳述されていない方法でも実施可能であることが分かる。

Claims (21)

  1. シリコンを含む基板；
    該基板上に形成されるチャネル領域；
    前記基板上であって前記チャネル領域の第1側部に形成され、かつ前記チャネル領域へスピン偏極電流を拡散させるように備えられているスピンインジェクタ；
    前記基板上であって前記チャネル領域の第2側部に形成され、かつ前記チャネル領域から前記スピン偏極電流を受けるように備えられているスピン検出器；及び
    前記基板上であって前記チャネル領域の領域内に形成されるゲート；
    を有する半導体デバイス。
  2. 前記スピンインジェクタは、強磁性材料及び該強磁性材料と前記基板との間に設けられる誘電材料を有する、請求項1に記載の半導体デバイス。
  3. 前記スピン検出器は、強磁性材料及び該強磁性材料と前記基板との間に設けられる誘電材料を有する、請求項1に記載の半導体デバイス。
  4. 前記チャネル領域はヘテロ構造チャネルを有する、請求項1に記載の半導体デバイス。
  5. 前記チャネル領域は、SiGe/Siヘテロ接合を形成するため、疑似基板上に形成された歪みシリコン層を有する、請求項4に記載の半導体デバイス。
  6. 前記チャネル領域はレトログレードドーピング構造を有する、請求項1に記載の半導体デバイス。
  7. 前記基板は、シリコン、部分的に空乏化したシリコン・オン・インシュレータ、完全に空乏化したシリコン・オン・インシュレータ、若しくは疑似シリコンゲルマニウム、又はこれら2つ以上の混合物を有する、請求項1に記載の半導体デバイス。
  8. 前記ゲートは、ゲート電極材料及び該ゲート電極材料と前記基板との間に設けられた誘電材料を有し、
    前記ゲート電極材料は多結晶シリコン及び金属のうちの1つであり、かつ
    前記誘電材料は、二酸化シリコン、シリコン酸窒化物、及びhigh-k誘電材料のうちの1つである、
    請求項1に記載の半導体デバイス。
  9. 前記スピンインジェクタ及び前記寸ピン検出器は強磁性金属を有する、請求項1に記載の半導体デバイス。
  10. 前記スピンインジェクタ及び前記寸ピン検出器はそれぞれ強磁性半導体を有する、請求項1に記載の半導体デバイス。
  11. 前記スピンインジェクタ及び前記寸ピン検出器のうちの少なくとも1つに係る強磁性金属はCoを含む、請求項9に記載の半導体デバイス。
  12. 前記強磁性材料はCoで構成される、請求項11に記載の半導体デバイス。
  13. 前記スピンインジェクタは固定された磁化構造を有し、
    前記スピン検出器は切り換え可能な磁化構造を有し、かつ
    前記スピン検出器の磁化が前記スピンインジェクタの磁化と平行であるときには、前記スピン偏極電流は前記スピンインジェクタから前記スピン検出器へ流れる、
    請求項1に記載の半導体デバイス。
  14. 前記スピン検出器の磁化が前記スピンインジェクタの磁化と反平行であるときには、前記スピン偏極電流は前記スピンインジェクタから前記スピン検出器へ流れない、請求項1に記載の半導体デバイス。
  15. 前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは、前記基板内に形成された各対応する溝中に含まれる、請求項1に記載の半導体デバイス。
  16. 前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは、前記基板の上で少なくとも部分的に延びるように隆起する、請求項1に記載の半導体デバイス。
  17. 前記スピンインジェクタ又は前記スピン検出器のうちの少なくとも1つは：
    前記基板上に形成される空乏化したn++半導体層；
    該空乏化したn++半導体層上に形成される誘電層；及び
    該誘電層上に形成される強磁性層；
    を有する、
    請求項1に記載の半導体デバイス。
  18. 前記スピン検出器は、該スピン検出器の磁化方向を切り換えるように備えられた切り換え機構を有する、請求項13に記載の半導体デバイス。
  19. 前記スピンインジェクタは、スピン注入を最大にするように備えられたトンネルバリアを有し、
    lNは非磁性半導体領域でのチャネル長、λNは非磁性半導体領域中でのスピン拡散長、rNは前記チャネル領域の実効抵抗、rcは前記トンネルバリアのトンネル抵抗で、かつrcが前記トンネルバリアの厚さに伴って変化する場合において、
    前記トンネルバリアは、rN(lN/λN)<<rc<<rN(λN/lN)を満たすように選ばれる、
    請求項1に記載の半導体デバイス。
  20. 前記誘電材料は、二酸化シリコン、シリコン酸窒化物、及びhigh-k誘電材料を有する、請求項2に記載の半導体デバイス。
  21. 電荷トランジスタ及びスピントランジスタとして機能するように備えられる半導体デバイスであって、
    前記ゲートへ印加される電圧が高く、かつ前記スピンインジェクタの磁化と前記スピン検出器の磁化とが平行である場合には、前記チャネル領域は大きなスピン偏極電流を通し、
    前記ゲートへ印加される電圧が高く、かつ前記スピンインジェクタの磁化と前記スピン検出器の磁化とが反平行である場合には、前記チャネル領域はわずかな電流しか通さず、かつ
    前記ゲートへ印加される電圧が低く、かつ前記スピンインジェクタの磁化と前記スピン検出器の磁化とが反平行である場合には、前記チャネル領域はわずかな電流しか通さない、
    請求項1に記載の半導体デバイス。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012191063A (ja) * 2011-03-11 2012-10-04 Tdk Corp スピン素子及びこれを用いた磁気センサ及びスピンｆｅｔ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4444257B2 (ja) * 2006-09-08 2010-03-31 株式会社東芝 スピンｆｅｔ
JP2008166559A (ja) * 2006-12-28 2008-07-17 Tdk Corp スピントランジスタ
KR100832583B1 (ko) * 2007-01-04 2008-05-27 한국과학기술연구원 누설자장을 이용한 스핀 트랜지스터
EP2190022B1 (en) * 2008-11-20 2013-01-02 Hitachi Ltd. Spin-polarised charge carrier device
JP2010199320A (ja) * 2009-02-25 2010-09-09 Tdk Corp シリコンスピン伝導素子の製造方法及びシリコンスピン伝導素子
JP5326841B2 (ja) * 2009-06-10 2013-10-30 Ｔｄｋ株式会社 スピン伝導素子
JP2011009531A (ja) * 2009-06-26 2011-01-13 Tdk Corp スピン伝導素子
US8258543B2 (en) * 2009-12-07 2012-09-04 Intel Corporation Quantum-well-based semiconductor devices
JP2011243716A (ja) * 2010-05-18 2011-12-01 Toshiba Corp スピントランジスタ及び集積回路
JP5778945B2 (ja) * 2011-02-24 2015-09-16 株式会社東芝 連想メモリ
JP5711637B2 (ja) * 2011-09-26 2015-05-07 株式会社東芝 磁気メモリ素子、磁気メモリ装置、スピントランジスタ、及び集積回路
EP2688072B1 (en) * 2012-07-19 2014-06-18 Forschungsverbund Berlin e.V. Spintronic circuit and method of operation therefore
US9548382B2 (en) 2012-10-12 2017-01-17 Northeastern University Spintronic device
US9548092B2 (en) 2012-11-30 2017-01-17 The National Institute of Standards and Technology, The United States of America, as Represented by the Secretary of Commerce Voltage controlled spin transport channel
US9712171B2 (en) * 2013-09-11 2017-07-18 Intel Corporation Clocked all-spin logic circuit
CN110447114A (zh) * 2017-03-23 2019-11-12 英特尔公司 自旋电子装置、双工器、收发器和电信装置
GB2560936A (en) * 2017-03-29 2018-10-03 Univ Warwick Spin electronic device
US10833162B2 (en) 2018-08-14 2020-11-10 Pawan Tyagi Trenched bottom electrode and liftoff based molecular devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338622A (ja) * 2002-05-18 2003-11-28 Hynix Semiconductor Inc デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法
JP2006032915A (ja) * 2004-06-16 2006-02-02 Toshiba Corp スピントランジスタ、プログラマブル論理回路および磁気メモリ
JP2006080510A (ja) * 2004-09-07 2006-03-23 Sharp Corp ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ｇｅ含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法
WO2006062869A1 (en) * 2004-12-07 2006-06-15 Thunderbird Technologies, Inc. Strained silicon, gate engineered fermi-fets

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939563A (en) * 1989-08-18 1990-07-03 Ibm Corporation Double carrier deflection high sensitivity magnetic sensor
US5654566A (en) * 1995-04-21 1997-08-05 Johnson; Mark B. Magnetic spin injected field effect transistor and method of operation
US5989963A (en) * 1997-07-21 1999-11-23 Advanced Micro Devices, Inc. Method for obtaining a steep retrograde channel profile
JP3284239B2 (ja) * 2000-03-07 2002-05-20 東北大学長 スピン偏極伝導電子生成方法および半導体素子
US6744086B2 (en) * 2001-05-15 2004-06-01 Nve Corporation Current switched magnetoresistive memory cell
KR100492482B1 (ko) * 2002-09-04 2005-06-03 한국과학기술연구원 Ｐｅｍｂｅ로 제조된 상온 자성반도체 및 그 소자
KR100511077B1 (ko) * 2003-03-14 2005-08-30 한국과학기술연구원 하이브리드형 자성체/반도체 스핀소자 및 그 제조방법
US7411235B2 (en) * 2004-06-16 2008-08-12 Kabushiki Kaisha Toshiba Spin transistor, programmable logic circuit, and magnetic memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003338622A (ja) * 2002-05-18 2003-11-28 Hynix Semiconductor Inc デカボランドープによる超薄型エピチャネルを有する半導体素子の製造方法
JP2006032915A (ja) * 2004-06-16 2006-02-02 Toshiba Corp スピントランジスタ、プログラマブル論理回路および磁気メモリ
JP2006080510A (ja) * 2004-09-07 2006-03-23 Sharp Corp ホウ素またはヘリウムと、水素とともにシリコンを注入することによって、Ｇｅ含有量が高い緩和Ｓｉ１−ＸＧｅＸ（０＜ｘ＜１）層を形成する方法
WO2006062869A1 (en) * 2004-12-07 2006-06-15 Thunderbird Technologies, Inc. Strained silicon, gate engineered fermi-fets

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012191063A (ja) * 2011-03-11 2012-10-04 Tdk Corp スピン素子及びこれを用いた磁気センサ及びスピンｆｅｔ

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