JP5451840B2 - スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ - Google Patents

スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ Download PDF

Info

Publication number
JP5451840B2
JP5451840B2 JP2012209700A JP2012209700A JP5451840B2 JP 5451840 B2 JP5451840 B2 JP 5451840B2 JP 2012209700 A JP2012209700 A JP 2012209700A JP 2012209700 A JP2012209700 A JP 2012209700A JP 5451840 B2 JP5451840 B2 JP 5451840B2
Authority
JP
Japan
Prior art keywords
ferromagnetic
spin
semiconductor layer
band
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012209700A
Other languages
English (en)
Other versions
JP2013016854A (ja
Inventor
聡 菅原
雅明 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Japan Science and Technology Agency
National Institute of Japan Science and Technology Agency
Original Assignee
Japan Science and Technology Agency
National Institute of Japan Science and Technology Agency
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Japan Science and Technology Agency, National Institute of Japan Science and Technology Agency filed Critical Japan Science and Technology Agency
Priority to JP2012209700A priority Critical patent/JP5451840B2/ja
Publication of JP2013016854A publication Critical patent/JP2013016854A/ja
Application granted granted Critical
Publication of JP5451840B2 publication Critical patent/JP5451840B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47—Schottky barrier electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66984—Devices using spin polarized carriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Description

本発明は、新規なトランジスタに関し、より詳細には、スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリに関する。
近年の高度情報化社会の発展は目覚しく、特に最近では“モバイル機器”を媒介として急速に民間に広がってきている。“モバイル機器”という大きな需要は今後の半導体産業の要になりうると認識されているが、この対応には半導体集積回路の高速化・低消費電力化・大容量化といった従来通りの高性能化に加え、情報の不揮発といった新たな要求に応じる必要が生じる。このような要求に対して、不揮発高密度記録として優れた強磁性体ストレージ技術と半導体集積エレクトロニクス技術とを融合させた新しいメモリデバイスが注目を集めている。このデバイスは磁気ランダムアクセスメモリ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ；以下、「ＭＲＡＭ」と称する。）と呼ばれ、薄い絶縁性のトンネル障壁を強磁性電極で挟み込んだ構造を持つ強磁性トンネル接合（ｍａｇｎｅｔｉｃ ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ；以下「ＭＴＪ」と称する）をその記憶素子として用いる（例えば、Ｋ．Ｉｎｏｍａｔａ，“Ｐｒｅｓｅｎｔ ａｎｄ ｆｕｔｕｒｅ ｏｆ ｍａｇｎｅｔｉｃ ＲＡＭ ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｖｏｌ．Ｅ８４−Ｃ，ｐｐ７４０−７４６，２００１．参照）。
ＭＴＪでは強磁性電極間の相対的な磁化の方向によってトンネル抵抗が異なる。これをトンネル磁気抵抗（ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ；以下「ＴＭＲ」と称する）効果と呼ぶ。ＴＭＲを用いれば、強磁性体の磁化状態を電気的に検出することが可能となる。従って、ＭＴＪの存在によって強磁性体による情報の不揮発ストレージ技術を半導体集積エレクトロニクスに理想的に取り込むことが可能となる。
以下、図１０を参照して従来技術の一例について説明する。図１０に示すように、ＭＲＡＭのメモリセル１００では、１ビットのメモリセルを、１つのＭＴＪ１０１と１つの金属−酸化物−半導体電界効果トランジスタ（以下「ＭＯＳＦＥＴ」と称する。）１０３とにより構成する方法が主に用いられる。ＭＴＪ１０１は、第１の強磁性電極１０５と、第２の強磁性電極１０７と、両者の間に設けられた絶縁体により形成されたトンネル障壁（絶縁体）１０８とからなるトンネル接合である。
ＭＯＳＦＥＴ１０３のソース（Ｓ）を接地（ＧＮＤ）し、ドレイン（Ｄ）をＭＴＪ１０１の一方の強磁性電極１０７にプラグＰＬなどを用いて接続する。ＭＴＪ１０１の他方の強磁性電極１０５はビット線ＢＬに接続し、書き換え用ワード線１１１は、ＭＴＪ１０１の直上または直下でＭＴＪ１０１及び他の配線と、絶縁膜１１５により電気的に絶縁した状態でビット線ＢＬと交差するように配置する。読み出し用ワード線ＷＬはＭＯＳＦＥＴ１０３のゲート電極Ｇに接続する。
強磁性体では、磁化の方向を不揮発に保持することができるので、ＭＴＪでは強磁性電極間の相対的な磁化状態を平行磁化または反平行磁化にすることによって、２値の情報を不揮発に記憶することができる。また、ＭＴＪではＴＭＲ効果によって２つの強磁性電極間における相対的な磁化状態でトンネル抵抗が異なる。よって、平行磁化、反平行磁化といった磁化状態に対応したトンネル抵抗を用いればＭＴＪ内の磁化状態を電気的に検出することができる。
情報の書き換えは、ＭＴＪ１０１における２つの強磁性電極１０５、１０７の保持力を変えておくか、一方の強磁性電極の磁化方向を固定しておき、保持力の小さな強磁性電極または磁化方向の固定されていない強磁性電極を磁化反転させることによって行う。以下、磁化反転を行う強磁性電極をフリー層、磁化反転を行わない強磁性電極をピン層と呼ぶ。具体的には、選択セル上で交差するビット線ＢＬと書き換え用ワード線１１１とのそれぞれに電流を流し、それぞれの電流によって誘起される磁界の合成磁界によって選択されたメモリセル１００内のＭＴＪ１０１の磁化状態を平行磁化または反平行磁化に変化させる。この際、選択したセルと同一のビット線ＢＬまたは書き換え用ワード線１１１を有する非選択セルが磁化反転しないように、一方の配線のみからの磁界では非選択セルのＭＴＪ１０１が磁化反転をしないようにそれぞれの配線に流す電流値を設定しておく。情報の読出しは、選択セルに接続された読み出し用のワード線ＷＬに電圧を印加してＭＯＳＦＥＴ１０３を導通させてから、ビット線ＢＬを介して読み出し用の駆動電流をＭＴＪ１０１に流す。ＭＴＪ１０１では、ＴＭＲ効果によって平行磁化または反平行磁化の磁化状態に依存してトンネル抵抗が異なるため、読出し用の駆動電流によるＭＴＪ１０１における電圧降下（以下、「出力電圧」と呼ぶ）を検出すれば磁化状態を判定することができる（Ｋ．Ｉｎｏｍａｔａ，“Ｐｒｅｓｅｎｔ ａｎｄ ｆｕｔｕｒｅ ｏｆ ｍａｇｎｅｔｉｃ ＲＡＭ ｔｅｃｈｎｏｌｏｇｙ”，ＩＥＩＣＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ．Ｖｏｌ．Ｅ８４−Ｃ，ｐｐ７４０−７４６，２００１．参照）。
特開２００１−２０３３３２号公報
ＭＴＪは、トンネル障壁を介して相対する強磁性電極の磁化状態が平行磁化であるか反平行磁化であるかに対応して２値の抵抗値をとる。この２値の情報のいずれの情報が記憶されているかを駆動電流で高感度に検出するためには、ＭＴＪ自身のインピーダンス（接合抵抗）を調節して出力電圧の大きさを最適化する必要がある。
さらに、情報の記憶内容を正確に読み出すために、平行磁化と反平行磁化との２つの磁化状態間における出力信号の比を大きくする必要がある。このためには、ＴＭＲ比と呼ばれるＭＴＪが平行磁化を持つ場合と反平行磁化を持つ場合とのそれぞれにおけるＴＭＲの変化率を大きくする必要がある。ＴＭＲ比は、強磁性電極のスピン分極率Ｐに依存するが、ＴＭＲ比を大きくとるためには、Ｐの値が大きな強磁性体を強磁性電極に用いることが必要である。
また、ＭＴＪにおけるＴＭＲ比は、ＭＴＪに印加するバイアス電圧に強く依存し、バイアス電圧とともに急激に減少する。高感度にまたは高速に情報の読出しを行うために大きな駆動電流をＭＴＪに流すと、ＭＴＪにおける電圧降下が大きくなり、ＴＭＲ比が減少する。そこで、ＭＴＪにおける大きな電圧降下が生じてもＴＭＲ比が減少しないように、ＴＭＲ比の耐バイアスが必要になる。
ＭＲＡＭは、構造が簡単で、またＭＴＪはナノスケールのサイズまで微細化できることから、高密度集積化に適したメモリである。数ギガビット以上の高集積度を実現しようとすると、ＭＯＳＦＥＴのチャネル長は０．１μｍ程度以下となることが予想されるが、このような微細なトランジスタに合わせて微細なＭＴＪを集積化しようとしても、コンタクト、多層配線がセル面積を占有するようになり、両者を超高密度に集積することが難しくなる。従って、より単純な構造を有するメモリセルが望まれる。
本発明は、ソース及びドレインに強磁性体によるショットキー接合を用いた金属−絶縁体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を提供することを目的とする。加えて、このトランジスタ単体で１ビットのメモリセルを構成することにより大容量・不揮発性記憶装置を提供することを目的とする。
図１は、本発明の第１の実施の形態によるＭＩＳＦＥＴの概略構成を示す断面図である。 図２（Ａ）は、強磁性ソースと強磁性ドレインに強磁性金属を用いた図１の構造における蓄積ｎチャネル型ＭＩＳＦＥＴの強磁性ソース／半導体層／強磁性ドレインのエネルギーバンド図である。図２（Ｂ）は、反転ｎチャネル型ＭＩＳＦＥＴにおける強磁性ソース／半導体層／強磁性ドレインのエネルギーバンド図である。 図３は、本発明の第２の実施の形態によるＭＩＳＦＥＴの構造を示す図であり、図３（Ａ）は、強磁性ソースと強磁性ドレインにハーフメタルを用いた図１の構造における蓄積ｎチャネル型ＭＩＳＦＥＴの強磁性ソース／半導体層／強磁性ドレインのエネルギーバンド図である。図３（Ｂ）は、反転型ｎチャネルＭＩＳＦＥＴにおける強磁性ソース／半導体層／強磁性ドレインのエネルギーバンド図である。 図４は、図２（Ａ）のエネルギーバンド構造を有するＭＩＳＦＥＴの動作原理を示す図であり、図４（Ａ）は平衡状態におけるエネルギーバンド図であり、図４（Ｂ）は、強磁性ソースと強磁性ドレインが平行磁化の場合においてＶＤＳを印加した場合のエネルギーバンド図であり、図４（Ｃ）は、図４（Ｂ）の状態からさらにＶＧＳを印加した場合のエネルギーバンド図であり、図４（Ｄ）は、図４（Ｃ）と同じバイアス下において強磁性ソースと強磁性ドレインが反平行磁化の場合のエネルギーバンド図である。 図５は、図２（Ｂ）のエネルギーバンド構造を有するＭＩＳＦＥＴの動作原理を示す図であり、図５（Ａ）は平衡状態におけるエネルギーバンド図であり、図５（Ｂ）は、強磁性ソースと強磁性ドレインが平行磁化の場合においてＶＤＳを印加した場合のエネルギーバンド図であり、図５（Ｃ）は、図５（Ｂ）の状態からさらにＶＧＳを印加した場合のエネルギーバンド図であり、図５（Ｄ）は、図５（Ｃ）と同じバイアス下において強磁性ソースと強磁性ドレインが反平行磁化の場合のエネルギーバンド図である。 図６は、図３（Ａ）のエネルギーバンド構造を有するＭＩＳＦＥＴの動作原理を示す図であり、図６（Ａ）は平衡状態におけるエネルギーバンド図であり、図６（Ｂ）は、強磁性ソースと強磁性ドレインが平行磁化の場合においてＶＤＳを印加した場合のエネルギーバンド図であり、図６（Ｃ）は、図６（Ｂ）の状態からさらにＶＧＳを印加した場合のエネルギーバンド図であり、図６（Ｄ）は、図６（Ｃ）と同じバイアス下において強磁性ソースと強磁性ドレインが反平行磁化の場合のエネルギーバンド図である。 図７は、図３（Ｂ）のエネルギーバンド構造を有するＭＩＳＦＥＴの動作原理を示す図であり、図７（Ａ）は平衡状態におけるエネルギーバンド図であり、図７（Ｂ）は、強磁性ソースと強磁性ドレインが平行磁化の場合においてＶＤＳを印加した場合のエネルギーバンド図であり、図７（Ｃ）は、図７（Ｂ）の状態からさらにＶＧＳを印加した場合のエネルギーバンド図であり、図７（Ｄ）は、図７（Ｃ）と同じバイアス下において強磁性ソースと強磁性ドレインが反平行磁化の場合のエネルギーバンド図である。 図８は、本実施の形態によるＭＩＳＦＥＴのソース接地のドレイン電流−電圧特性の概念図である。 図９（ａ）は、本実施の形態によるＭＩＳＦＥＴを用いたメモリ回路の一構成例を示す図である。図９（ｂ）は、図９（ａ）に示すメモリ回路のビット線端に出力端子Ｖｏと、この出力端子Ｖｏから分岐して負荷ＲＬを介し電源電圧ＶＤＤに接続したメモリ回路である。図９（ｃ）は、図９（ｂ）に示したメモリセルの静特性と動作点を示す図である。 図１０は、一般的なＭＲＡＭに用いられるメモリセルの構造を示す断面図である。 図１１は、本発明の各実施の形態によるメモリセル構造の一例であり、強磁性ソースを共通にした構成例を示す図である。 図１２は、本発明の第３の実施の形態によるＭＩＳＦＥＴの構造例を示すエネルギーバンド図である。 図１３は、本発明の第４及び第５の実施の形態によるＭＩＳＦＥＴの構造例を示すエネルギーバンド図であり、図１３（Ａ）は、ソース／ドレインにｎ型強磁性半導体を用い、ソース／ドレイン間に真性半導体を用いたＭＩＳＦＥＴの構造例を、図１３（Ｂ）は、ソース／ドレインにｎ型強磁性半導体を用い、ソース／ドレイン間にｐ型半導体を用いたＭＩＳＦＥＴの構造例を示す図である。
本発明に係る金属−絶縁体−半導体電界効果トランジスタ（以下、「ＭＩＳＦＥＴ」と称する。）は、強磁性体からなるソースに対するドレイン（以下、それぞれ、「強磁性ソース」、「強磁性ドレイン」と称する。）の相対的な磁化の方向として情報を記憶し、この相対的な磁化方向に依存する伝達特性を利用して記憶された情報を読み出す。従って、本発明に係るＭＩＳＦＥＴを用いると、トランジスタ単体で１ビットの不揮発性メモリセルを構成できることから、高速・大容量の不揮発性メモリを実現することが可能となる。
まず、本発明の第１の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明を行う。
図１は、本発明の第１の実施の形態によるＭＩＳＦＥＴの断面構造を示す図である。図１に示すように、本実施の形態によるＭＩＳＦＥＴは、一般的なＭＩＳＦＥＴ（例えばＳｉＭＯＳＦＥＴなど）と同様のゲート電極７と、ゲート絶縁膜１１と、非磁性の半導体層１からなるＭＩＳ構造と、非磁性の半導体層１との間でショットキー接合を形成する強磁性体からなるソース（強磁性ソース）３とドレイン（強磁性ドレイン）５とを有している。強磁性ソースおよび強磁性ドレインには、Ｆｅ、Ｎｉ、Ｃｏ、パーマロイ、ＣｏＦｅ合金（Ｃｏ１−ｘＦｅｘ）、ＣｏＦｅＢ合金（Ｃｏ１−ｘ−ｙＦｅｘＢｙ）などの強磁性金属や、Ｃｏ２ＭｎＳｉなどのホイスラーアロイ（Ｈｅｕｓｌｅｒ ａｌｌｏｙ）、ＣｒＯ２、Ｆｅ３Ｏ４（Ｍａｇｎｅｔｉｔｅ）、せん亜鉛鉱型のＣｒＡｓ、ＣｒＳｂ、ＭｎＡｓなどのハーフメタルを用いることができる。また、強磁性金属的なバンド構造を有する強磁性半導体やハーフメタルとなるバンド構造を有する強磁性半導体を用いることもできる。強磁性ソース３と強磁性ドレイン５は、強磁性体を非磁性の半導体層１上にエピタキシャル成長又は堆積により形成する。或いは、熱拡散またはイオン注入などの方法により非磁性の半導体層１中に磁性原子を導入することによって形成しても良い。また、図中の強磁性ソースと強磁性ドレイン上に示した矢印は磁化方向を示す。尚、ゲート絶縁膜としては、ＳｉＯ２、Ａｌ２Ｏ３や、高誘電率材料であるＨｆＯ２などを用いることができる。
本実施の形態によるＭＩＳＦＥＴでは、非磁性の半導体層（または半導体基板）１と同じ伝導型のキャリアを伝導キャリアとすることが可能であり、或いは、非磁性の半導体層１と反対の伝導型のキャリアを誘起して伝導キャリアとすることもできる。ここでは、便宜上、前者を蓄積チャネル型と称し、後者を反転チャネル型と称する。ｎチャネルのＭＩＳＦＥＴを構成する場合には、蓄積チャネル型ではｎ型半導体を、反転チャネル型ではｐ型半導体を用いる。同様に、ｐチャネルのＭＩＳＦＥＴの場合には、蓄積チャネル型ではｐ型半導体を用い、反転チャネル型ではｎ型半導体を用いる。以後、ｎチャネルの蓄積チャネル型を蓄積ｎチャネル型と称し、ｎチャネルの反転チャネル型を反転ｎチャネル型と称する。ｐチャネルに対しても、ｎチャネルの場合と同様に蓄積ｐチャネル型、反転ｐチャネル型と呼ぶ。
また、実際のチャネルの有無に関わらず、ゲート絶縁膜／半導体界面の直下の半導体領域をチャネル領域と呼ぶ。以下、強磁性ソースと強磁性ドレインとに強磁性金属を用いた場合と、ハーフメタルを用いた場合とのそれぞれにおける蓄積ｎチャネル型と反転ｎチャネル型トランジスタのエネルギーバンド構造について説明する。尚、以下において詳細な説明は省略するが、同様にして蓄積ｐチャネル型と反転ｐチャネル型のＭＩＳＦＥＴを構成できる。本発明では、エンハンスメント型及びデプレッション型のＭＩＳＦＥＴを構成することができるが、以下ではエンハンスメント型について述べる。また本来“スピン”といった用語はスピン角運動量に関連して用いる用語であるが、以下ではアップスピンを有する電子を単にアップスピンなどと呼ぶようにキャリアの意味でも用いる。
図２（Ａ）及び図２（Ｂ）は、強磁性体として強磁性金属を用いた場合のエネルギーバンド図であり、図３（Ａ）及び図３（Ｂ）は、強磁性体として、ハーフメタルを用いた場合のエネルギーバンド図である。
図２（Ａ）は、強磁性ソース及び強磁性ドレインに強磁性金属を用いた場合の、蓄積ｎチャネル型ＭＩＳＦＥＴのチャネル領域近傍におけるエネルギーバンド構造を示す図である。強磁性ソース３と強磁性ドレイン５は、非磁性のｎ型半導体層１と強磁性金属（３，５）とをショットキー接合することによって形成する。図２（Ａ）における強磁性ソース３およびドレイン５上に示した実線とｎ型半導体層１上に示した点線は、フェルミエネルギーＥＦを表す。ＥＧは半導体のバンドギャップを表す。
ＥＣとＥＶは、それぞれ半導体層１の伝導バンドの底と価電子バンドの頂上を表す。ＥＦ、ＥＣ、ＥＶ、ＥＧは、以下の図でも同様の意味で用いる。φｎは強磁性金属とｎ型半導体とのショットキー接合の障壁高さである。すなわち、フェルミエネルギーＥＦと接合界面におけるｎ型半導体層１の伝導体底ＥＣとのエネルギー差を表す。また、強磁性ソース３と強磁性ドレイン５のフェルミエネルギー上に示した矢印は多数スピンの向きを表し、上向きであればアップスピン、下向きであればダウンスピンを表す。また、少数スピンの表示は省略している。以下、強磁性金属を用いる場合では同様にして多数スピンの向きをバンド図上に表示する。
図２（Ｂ）は、強磁性ソースと強磁性ドレインとに強磁性金属を用いた場合の、反転ｎチャネル型ＭＩＳＦＥＴのチャネル領域近傍におけるバンド構造を示す図である。強磁性金属からなる強磁性ソース３及び強磁性ドレイン５とｐ型半導体層１とが、ショットキー接合を形成している。φｐは強磁性金属とｐ型半導体層１とのショットキー接合の障壁高さであり、フェルミエネルギーＥＦと接合界面におけるｐ型半導体層の価電子バンド頂上ＥＶとのエネルギー差である。φｎは、フェルミエネルギーＥＦと接合界面におけるｐ型半導体層の伝導バンド底ＥＣとのエネルギー差を表す。
次に、本発明の第２の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明を行う。
図３（Ａ）は、本実施の形態によるＭＩＳＦＥＴであって、強磁性ソースと強磁性ドレインとにハーフメタルを用いた場合における蓄積ｎチャネル型ＭＩＳＦＥＴのチャネル領域近傍におけるバンド構造を示す図である。ハーフメタルは、一方のスピンに対しては金属的なバンド構造（以下、「金属的スピンバンド」と称する。）をとるが、もう一方（他方）のスピンに対して半導体（絶縁体）的となるバンド構造（以下、「半導体的スピンバンド」と称する。）を有する。すなわち、ハーフメタルでは、一方のスピンに対しては途中まで占有されたバンドを有し、他方のスピンに対しては完全に満たされたバンド（価電子バンド）がバンドギャップによって空のバンド（伝導バンド）と分離している。従って、フェルミエネルギーＥＦは、一方のスピンの金属的スピンバンドを横切るが、他方のスピンに対してはバンドギャップ中を横切り、キャリアの伝導は、金属的スピンバンドに属する一方のスピンのみが担うことになる。
図３（Ａ）において、強磁性ソース３ａおよび強磁性ドレイン５ａ上中央に示した実線はハーフメタルにおけるフェルミエネルギーＥＦである。すなわち、ＥＦは、金属的スピンバンドのフェルミ面となる。また、ＥＦの上下に示した実線ＥＣ ＨＭ、ＥＶ ＨＭは、それぞれ、半導体的スピンバンドにおける伝導バンドの底および価電子バンドの頂上を表す。ＥＧ ＨＭは、ハーフメタル（３ａ・５ａ）の半導体的スピンバンドのバンドギャップを表す。ハーフメタル（３ａ・５ａ）を用いて蓄積ｎチャネル型のＭＩＳＦＥＴを形成する場合には、ハーフメタル（３ａ・５ａ）における金属的スピンバンドとｎ型半導体層１とが、障壁高さφｎのショットキー接合を形成する必要がある。また、この接合によって、ハーフメタル（３ａ・５ａ）における半導体的スピンバンドにおける伝導バンドの底は、ｎ型半導体層１の伝導バンドの底よりも高いエネルギーを有し、界面において、エネルギー不連続ΔＥＣを形成するようにすることが好ましい。
エネルギー不連続ΔＥＶは、ハーフメタル（３ａ・５ａ）における半導体的スピンバンドの価電子バンド頂上のエネルギーと接合界面におけるｎ型半導体層１における価電子バンド頂上のエネルギーとのエネルギー差である。以下でも、同様にハーフメタルを強磁性ソース３ａと強磁性ドレイン５ａとに用いた場合に、半導体的スピンバンドにおける伝導バンドおよび価電子バンドの半導体層１との接合界面におけるエネルギー不連続量を、それぞれΔＥＣとΔＥＶとする。
また、図中には、ハーフメタルからなる強磁性ソース３ａと強磁性ドレイン５ａに接合された非磁性コンタクト３ｂ・５ｂのフェルミエネルギーも示してある。従って、図１の強磁性ソース３は、ハーフメタルを用いた場合では、強磁性ソース３ａと非磁性コンタクト３ｂからなる。強磁性ドレインについても同様である。また、以下で強磁性金属又はハーフメタルの指定なく強磁性ソース３又は強磁性ドレイン５と記述する場合は強磁性ソース３ａと強磁性ドレイン５ａを含むものとする。φｎ’は、この非磁性コンタクト３ｂ・５ｂのフェルミエネルギーＥＦとハーフメタル（３ａ・５ａ）における半導体的スピンバンドにおける伝導バンドＥＣ ＨＭとのエネルギー差である。
図３（Ｂ）に、強磁性ソースと強磁性ドレインとにハーフメタルを用いた場合の反転ｎチャネル型ＭＩＳＦＥＴのチャネル領域近傍におけるバンド構造を示す。
強磁性ソース３ａと強磁性ドレイン５ａとは、ｐ型半導体層１とハーフメタルの金属的スピンバンドとをショットキー接合することによって形成する必要がある。φｐは、ハーフメタル（３ａ・５ａ）における金属的スピンバンドとｐ型半導体層１とのショットキー接合の障壁高さである。φｎは、ハーフメタル（３ａ・５ａ）におけるフェルミエネルギーＥＦと接合界面におけるｐ型半導体層１の伝導体底ＥＣとのエネルギー差を表す。また、ハーフメタル（３ａ・５ａ）の半導体的スピンバンドにおける伝導バンドの底は、ｐ型半導体層１の伝導体の底に比べてエネルギーが高く、界面において、ΔＥＣのエネルギー不連続を生じていることが好ましい。
またφｎ’及びφｐ’は、それぞれ、フェルミエネルギーとハーフメタル（３ａ・５ａ）における半導体的スピンバンドの伝導バンドの底ＥＣ ＨＭ及び価電子バンドの頂上ＥＶ ＨＭとの差である。
以下に、上述した本実施の形態による各ＭＩＳＦＥＴの動作原理について図面を参照して説明を行う。本実施の形態によるＭＩＳＦＥＴにおいて、強磁性ソースはチャネルにスピンを注入するスピンインジェクタとして機能し、また、強磁性ドレインはチャネルに注入された伝導キャリアのスピンの向きを電気信号として検出するスピンアナライザとして機能する。本実施の形態によるＭＩＳＦＥＴでは、上述のように強磁性ソースと強磁性ドレインとに、強磁性金属を用いることもできるし、ハーフメタルを用いることも可能である。さらに、ソースとドレインの一方が強磁性金属、他方がハーフメタルでも良い。
以下、強磁性ソースに対する強磁性ドレインの相対的な磁化の方向が同方向である場合を平行磁化とし、これらの相対的な磁化方向が互いに反対方向の場合を反平行磁化とする。また、ＭＩＳＦＥＴのチャネル長は、スピンの緩和距離より十分短いものとし、また、ゲート電圧によるＲａｓｈｂａ効果を無視する。
図４（Ａ）から図４（Ｄ）までを参照して強磁性ソースと強磁性ドレインとに強磁性金属を用いた蓄積ｎチャネル型ＭＩＳＦＥＴの動作原理を説明する。図４（Ａ）は平衡状態におけるエネルギーバンド図であり、図２（Ａ）に対応する図である。
図４（Ａ）の平衡状態から、強磁性ソース３とゲート電極７との間にバイアスＶＧＳをＶＧＳ＝０として、強磁性ソース３と強磁性ドレイン５との間にバイアスＶＤＳを印加すると、ＶＤＳを強磁性ソース３のショットキー接合と強磁性ドレイン５のショットキー接合とで分圧し、図４（Ｂ）に示すようなポテンシャルとなる。強磁性ドレイン５のショットキー接合は順バイアスされており、チャネル中央部の伝導帯の底から見たドレイン側ショットキー接合の障壁高さは減少（または消失）するが、強磁性ソース３のショットキー接合は、逆バイアスされており、チャネル中央部の伝導帯の底から見たソース側ショットキー接合では障壁高さが増加する。このとき、ＶＤＳは、強磁性ソース３のフェルミエネルギーＥＦがソース側ショットキー障壁のバンド端を横切るように印加するが、トンネル効果による電流はほとんど生じない程度の大きさのバイアスである。すなわち、ソース側ショットキー接合界面から強磁性ソース３のフェルミエネルギーとこのショットキー障壁のバンド端とが交差するまでの距離ｄは、強磁性ソース３からチャネルにキャリアのトンネル効果が生じない程度に十分厚い。ソース側のショットキー接合は逆バイアスされているため、強磁性ソース３から高さφｎの障壁を熱的に乗り越えるキャリアによるショットキー接合の逆方向飽和電流程度の電流が生じるが、φｎを適切に選定することによりこの電流成分を十分に抑制し、小さくすることが可能である。従って、ＶＧＳ＝０ではＭＩＳＦＥＴは遮断状態となる。
次に、ゲート電極７（図１）に３バイアスＶＧＳ（＞０）を印加すると、ゲート電極７から強磁性ソース３に向かう電気力線によって、ソース側ショットキー障壁近傍の電界が強められ、図４（Ｃ）に示すようにショットキー障壁の障壁幅が減少する（図中のｄ’）。従って、強磁性ソース３の伝導電子は、このポテンシャル障壁をトンネル効果によって透過してゲート絶縁膜１１直下のチャネル領域に注入される。この際、強磁性ソース３からは多数スピンと少数スピンが注入されるが、多数スピンのキャリア密度が少数スピンよりも大きいため注入電子はスピン偏極する。注入電子のスピン偏極率は強磁性ソース３のフェルミエネルギー近傍におけるスピン分極率に依存し、このスピン分極率が大きいほど注入電子のスピン偏極率は大きい。
以下、スピン偏極した電子をスピン偏極電子と呼ぶ。スピン偏極電子の多数スピンおよび少数スピンは、それぞれ強磁性ソース３の多数スピンおよび少数スピンと平行である。チャネルに注入されたスピン偏極電子は、ＶＧＳによってゲート絶縁膜／半導体界面に引き付けられながら，ＶＤＳによって強磁性ドレイン５のショットキー障壁界面まで輸送される。強磁性ソース３と強磁性ドレイン５とが平行磁化を持つ場合では、スピン偏極電子の多数スピンと少数スピンは、それぞれ強磁性ドレイン５の多数スピンと少数スピンとに平行である。従って、強磁性ドレイン５に注入されたスピン偏極電子は、スピン依存散乱をほとんど受けることなく強磁性ドレイン５を伝導して強磁性ドレインに流れ込む電流となる（以下、この電流を「ドレイン電流」と称する。）。特に、強磁性ソース３と強磁性ドレイン５とが平行磁化の場合に、ある定められたドレイン電流の生じるＶＧＳをしきい値ＶＴとする。
一方、強磁性ソース３と強磁性ドレイン５とが反平行磁化を持つ場合では、チャネルに注入されたスピン偏極電子のうち多数スピンは、強磁性ドレイン５の多数スピンと反平行である（図４（Ｄ））。よって、チャネルのスピン偏極電子は、強磁性ドレイン５においてスピン依存散乱による電気抵抗を生じる。従って、ＭＩＳＦＥＴが同一バイアス下にあっても、反平行磁化の場合ではこのスピン依存散乱によって平行磁化の場合に比べてドレイン電流が減少する。すなわち、強磁性ソース３と強磁性ドレイン５との間の相対的な磁化状態が平行磁化を持つ場合の伝達（相互）コンダクタンスに比べて、反平行磁化を持つ場合の伝達コンダクタンスは小さくなる。また、チャネル長がキャリアのエネルギー緩和に対する平均自由行程以下であれば、チャネル内をキャリアがバリスティックに伝導するため、トンネル磁気抵抗効果と類似の磁気抵抗効果が期待できる。この場合では平行磁化と反平行磁化における伝達コンダクタンスの変化はより大きくなる。
図５（Ａ）から図５（Ｄ）までは、強磁性金属をソース３とドレイン５に用いた反転ｎチャネル型のＭＩＳＦＥＴの動作原理を示す図である。平衡状態から（図５（Ａ））、ＶＧＳ＝０の状態でＶＤＳ（＞０）を印加すると、図５（Ｂ）に示すように強磁性ソース３が順バイアスされ、強磁性ドレイン５が逆バイアスされる。チャネル領域がｐ型であるため、強磁性ドレイン５から正孔が注入されれば電流が生じるが、強磁性ドレイン５の逆バイアスされたショットキー接合によって正孔はほとんど注入されない。熱的にφｐを乗り越えた正孔によるショットキー接合の逆方向飽和電流程度の小さな電流が生じるが、φｐを適切に選べば、この電流を十分に小さくできる。従って、ＶＧＳ＝０の場合ではＭＩＳＦＥＴは遮断状態となる。
ゲート電極７（図１）にデバイス構造から決まるあるしきい値ＶＴ以上のＶＧＳ（＞ＶＴ）を印加すると、ゲート絶縁膜／半導体界面に電子が誘起され反転層が形成される（従って、反転チャネル型と蓄積チャネル型ではしきい値ＶＴの定義が異なるが、便宜上、いずれの場合でも、しきい値をＶＴと記載する）。このとき、チャネル領域における強磁性ソース３および強磁性ドレイン５のそれぞれの接合界面では、反転層の電子に対して障壁高さφｎの障壁が形成されるが、ＶＤＳによって強磁性ドレイン５の接合および強磁性ソース３の接合は図５（Ｃ）のようにバイアスされる。
上述のように、十分に大きなφｐを選んでおけば、φｎ（＝ＥＧ−φｐ）は小さく、強磁性ソース３から熱放出によってスピン偏極電子がチャネルに注入される。また、強磁性ソース３からキャリアを熱放出できるほどφｎが小さくなくない場合でも、蓄積チャネル型と同様に強磁性ソース３側のショットキー障壁をトンネルして強磁性ソース３からチャネルにスピン偏極電子を注入することも可能である。
チャネルに注入されたスピン偏極電子は、ＶＤＳによって強磁性ドレイン５側のショットキー障壁界面まで輸送される。強磁性ソース３と強磁性ドレイン５とが平行磁化を持つ場合では、スピン偏極電子の多数スピンと少数スピンとは、それぞれ強磁性ドレイン５の多数スピンと少数スピンとに対して平行である。従って、平行磁化の場合では、蓄積チャネル型の場合と同様に、強磁性ドレイン５に注入されたスピン偏極電子はスピン依存散乱をほとんど受けることなく強磁性ドレイン５を伝導してドレイン電流となる。
一方、図５（Ｄ）に示すように、強磁性ソース３と強磁性ドレイン５とが反平行磁化を持つ場合では、チャネルに注入されたスピン偏極電子の多数スピンは強磁性ドレイン５の多数スピンと反平行である。従って、スピン偏極電子は強磁性ドレイン５でスピン依存散乱による電気抵抗を生じる。よって、反転チャネル型でも、強磁性ソース３と強磁性ドレイン５との間の相対的な磁化状態に基づきＭＩＳＦＥＴの伝達コンダクタンスが変化する。すなわち、同一バイアス下であっても、強磁性ソース３と強磁性ドレイン５とが反平行磁化の場合には平行磁化の場合に比べてドレイン電流は小さくなる。また、蓄積チャネル型の場合と同様に、チャネル長がキャリアのエネルギー緩和に対する平均自由行程以下であれば、トンネル磁気抵抗効果と類似の磁気抵抗効果が期待できるため、平行磁化と反平行磁化における伝達コンダクタンスの変化はより大きくなる。
次に、強磁性体としてハーフメタルを用いた場合について説明する。図６（Ａ）から図６（Ｄ）までを参照して、ハーフメタルを強磁性ソースと強磁性ドレインに用いた場合の蓄積ｎチャネル型ＭＩＳＦＥＴの動作原理を説明する。図６（Ａ）は平衡状態におけるエネルギーバンド図であり、図３（Ａ）に対応する図である。
図６（Ｂ）は、ＶＧＳ＝０の状態で、ＶＤＳ（＞０）を印加した場合のポテンシャル形状を示す図である。以下では、図６（Ｂ）に示すように、強磁性ソース３ａの金属的スピンバンドに属するスピンをアップスピンとし、半導体的スピンバンドに属するスピンをダウンスピンとする。金属的スピンバンドに属するアップスピンに対しては、半導体層１との接合界面において、障壁高さφｎのショットキー接合が形成されるため、ＶＤＳはソース側ショットキー接合とドレイン側ショットキー接合とによって分圧される。従って、強磁性ドレイン５ａのショットキー接合は順バイアスされ、強磁性ソース３ａのショットキー接合は逆バイアスされる。このとき、ＶＤＳは、強磁性ソース３ａのフェルミエネルギーＥＦがソース側ショットキー障壁のバンド端を横切るように印加するが、ショットキー接合の障壁幅ｄは強磁性ソース３ａの金属的スピンバンドからアップスピンがトンネルしない程度に厚くしておく。すなわち、ＶＧＳ＝０の状態では、強磁性ソース３ａの金属的スピンバンドのアップスピンはチャネル領域へのトンネル注入が抑制されている。また、ショットキー接合の障壁高さφｎを熱的に乗り越えることによって生じるショットキー接合の逆方向飽和電流としてアップスピンがチャネル領域に注入できるが、φｎの値を適切に選ぶことによりこの電流値を十分に小さくできる。
一方、ダウンスピンを有する強磁性ソース３ａの半導体的スピンバンドのバンドギャップにより、強磁性ソース３ａの半導体的スピンバンドと非磁性コンタクト３ｂとの間に障壁高さφｎ’のエネルギー障壁が形成される。強磁性ソース３ａの半導体的スピンバンドには伝導キャリアが存在しないことから、ダウンスピンが半導体層１に注入されるためには、非磁性コンタクト３ｂからダウンスピンが強磁性ソース３ａの半導体的スピンバンドをトンネルするか、熱的に障壁を乗り越えなければならない。強磁性ソース３ａの膜厚を十分に厚くし、かつ、非磁性金属電極３ｂから見たエネルギー障壁の障壁高さφｎ’を十分な高さに選べば、ダウンスピンがチャネル領域に注入される確率は極めて低くできる。、キャリアの注入は生じない。従って、ＶＧＳ＝０の状態では、アップスピン及びダウンスピンによる電流はほとんど生じず、ＭＩＳＦＥＴは遮断状態となる。
次に、図６（Ｃ）に示すように、ゲート電極７（図１）にバイアスＶＧＳ（＞０）を印加すると、ゲート電極７（図１）から強磁性ソース３ａに向かう電気力線によって、ソース側ショットキー障壁近傍の電界が強められ、強磁性ソースにおける金属的スピンバンドに対するショットキー障壁の障壁幅が減少する（図６（Ｃ）中のｄ’参照）。従って、強磁性ソース３ａの金属的スピンバンドからアップスピンはこのショットキー障壁をトンネルしてゲート絶縁膜直下の半導体層１のチャネル領域に注入される。この際、ダウンスピンに対しては強磁性ソース３ａの半導体的スピンバンドによる障壁高さφｎ’のエネルギー障壁によって非磁性コンタクト３ｂからダウンスピンはほとんど注入されない。従って、ハーフメタルにより形成される強磁性ソース３ａは、選択的にアップスピンのみを注入する。
チャネルに注入されたアップスピンは、ＶＤＳによって強磁性ドレイン５ａ側のショットキー障壁界面まで輸送される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化を持つ場合では、注入されたアップスピンは強磁性ドレイン５ａの金属的スピンバンドのスピンと平行である。従って、強磁性ドレイン５ａに注入されたアップスピンは、スピン依存散乱をほとんど受けることなく強磁性ドレイン５ａを伝導して、ドレイン電流となる。特に、強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化を持つ場合に定められたあるドレイン電流の生じるＶＧＳをＶＴと定義する。
一方、図６（Ｄ）に示すように、強磁性ソース３ａと強磁性ドレイン５ａとが反平行磁化を持つ場合には、チャネルに注入されたアップスピンは強磁性ドレイン５ａの金属的スピンバンドのスピンと反平行となり、半導体的スピンバンドのスピンと平行となる。従って、チャネルに注入されたアップスピンは、強磁性ドレイン５ａを障壁高さΔＥＣのエネルギー障壁として感じる。このチャネルのアップスピンがトンネルできないように、または、熱的にこの障壁を乗り越えることができないように、強磁性ドレイン５ａの膜厚とΔＥＣとを選んでおけば、非磁性ソース電極３ｂから注入されたアップスピンは強磁性ドレイン５ａをほとんど伝導することができない。よって、ドレイン電流はほとんど生じない。従って、強磁性ドレイン５ａにおけるハーフメタルは金属的スピンバンドのスピンと平行なスピンのみを通過させ、反平行のスピンを通過させない。
ハーフメタルからなる強磁性ソース３ａからは、極めてスピン偏極率の高いスピン偏極電子をチャネルに注入することができ、また、ハーフメタルにより形成された強磁性ドレイン５ａのスピン選択率は極めて大きいため、強磁性ソース３ａと強磁性ドレイン５ａ間の相対的な磁化状態が反平行磁化の場合には平行磁化の場合に比べてドレイン電流は非常に小さくなる。従って、ハーフメタルを用いた場合では、通常の強磁性金属を用いた場合に比べて強磁性ソース３ａと強磁性ドレイン５ａとの相対的な磁化状態が平行磁化である場合と反平行磁化である場合のそれぞれにおけるドレイン電流の比を極めて大きくすることができる。
次に、ハーフメタルを強磁性ソースと強磁性ドレインとに用いた反転ｎチャネル型ＭＩＳＦＥＴの動作原理について図７（Ａ）から図７（Ｄ）までを参照して説明する。以下でも、ハーフメタルにより形成された強磁性ソース３ａの金属的スピンバンドに属するスピンをアップスピンとし、半導体的スピンバンドに属するスピンをダウンスピンとする。
図７（Ａ）は、平衡状態におけるエネルギーバンド図であり、図３（Ｂ）に対応する。ＶＧＳ＝０の状態でＶＤＳを印加した場合、半導体層１がｐ型半導体であるため、ドレイン側から正孔が注入されればＭＩＳＦＥＴに電流が生じるが、強磁性ドレイン５ａにおけるハーフメタルの金属的スピンバンドによるショットキー接合が逆バイアスされ、正孔の注入が抑制されている。但し、ショットキー接合の逆方向飽和電流程度の電流は生じるが、φｐを適切に選定することによってこの電流を十分に小さくできる。
また、強磁性ドレイン５ａの半導体的スピンバンドによるエネルギー障壁φｐ’によってドレイン側非磁性コンタクト５ｂからも、正孔の注入は抑制されている。従って、図７（Ｂ）に示す場合にはＭＩＳＦＥＴは遮断状態となる。
ゲート電極にしきい値ＶＴ以上のＶＧＳを印加すると、ゲート絶縁膜／半導体界面に電子が誘起され反転層が形成される（従って、反転チャネル型と蓄積チャネル型ではＶＴの定義が異なる）。この際、図７（Ｃ）に示すように反転層と強磁性ソース３ａおよび強磁性ドレイン５ａのそれぞれの接合界面では、ハーフメタルの金属的スピンバンドによる障壁高さφｎの障壁が形成される。
ＶＤＳの印加によって強磁性ドレイン５ａおよび強磁性ソース３ａの接合は図７（Ｃ）に示すようにバイアスされる。十分大きなφｐを選んでおけば、φｎ（＝ＥＧ−φｐ）は小さく、強磁性ソース３ａの金属的スピンバンドから熱放出によってアップスピンがチャネルに注入される。また、強磁性ソース３ａからアップスピンを熱電子注入できるほどφｎが小さくない場合でも、蓄積チャネル型と同様にトンネル注入によって強磁性ソース３ａの金属的スピンバンドからチャネルへアップスピンを注入することも可能である。一方、強磁性ソース３ａの半導体スピンバンドによってダウンスピンは、ほとんど注入されない。
チャネルに注入されたアップスピンは、ＶＤＳによってドレイン側の接合界面まで輸送される。強磁性ソース３ａと強磁性ドレイン５ａとが平行磁化を持つ場合は、チャネルに注入されたアップスピンは強磁性ドレイン５ａにおける金属的スピンバンドのスピンと平行である。従って、アップスピンは強磁性ドレイン５ａの金属的スピンバンドを伝導してドレイン電流となる。
図７（Ｄ）に示すように、強磁性ソース３ａと強磁性ドレイン５ａとが反平行磁化を持つ場合には、チャネルに注入されたアップスピンは強磁性ドレイン５ａの金属的スピンバンドのスピンとは反平行であり、強磁性ドレイン５ａの半導体的スピンバンドと平行である。従って、チャネルに注入されたアップスピンは強磁性ドレイン５ａを障壁高さΔＥＣのエネルギー障壁として感じる。チャネルのアップスピンがトンネルできないように、または、熱的に障壁高さΔＥＣのエネルギー障壁を乗り越えることができないように、強磁性ドレイン５ａの膜厚とΔＥＣとを選定しておけば、ドレイン電流成分はほとんど生じない。
従って、強磁性ドレイン５ａにおけるハーフメタルは金属的スピンバンドのスピンと平行なスピンのみを通過させることから、強磁性ソース３ａと強磁性ドレイン５ａとの間の相対的な磁化状態により伝達コンダクタンスを制御することができる。すなわち、強磁性ソース３ａと強磁性ドレイン５ａとが反平行磁化を持つ場合には平行磁化の場合に比べてドレイン電流は小さくなる。
上述の強磁性金属またはハーフメタルによる強磁性ソース（３又は３ａ）および強磁性ドレイン（５又は５ａ）を有するＭＩＳＦＥＴにおいて、半導体層１をアンドープの半導体又は真性半導体に置き換えることもできる。この場合に生じる強磁性金属と半導体との接合で生じる障壁構造はショットキー障壁と異なるが、この障壁構造によっても同様のＭＩＳＦＥＴの動作を期待できる。 このＭＩＳＦＥＴでは、チャネル領域を真性半導体で構成しているため、チャネル領域における不純物散乱の影響がなく、伝導キャリアに関して大きな移動度を期待することができる。特に、ナノスケールの短チャネルのＭＩＳＦＥＴでは、高速化に有効なキャリアのバリスティック伝導も期待できる。また、このＭＩＳＦＥＴでは、極微細化した低しきい値のＭＩＳＦＥＴを高密度に集積化した場合においても、しきい値のバラツキは本質的に生じないという利点がある。さらに、真性半導体からなるチャネルは、ＳＯＩ構造にも適する。従って、真性半導体をチャネル領域に用いることにより、本発明のＭＩＳＦＥＴ及びこれを用いた不揮発性メモリ（後述）の性能を一層向上させることができる。
次に、本発明の第３の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明を行う。本実施の形態によるＭＩＳＦＥＴにおいては、強磁性ソースと強磁性ドレインとは、所望の障壁高さとなる薄い金属層と半導体層とのショットキー接合を形成し、この金属層の上に強磁性金属やハーフメタルを形成している。図１２は、本実施の形態によるＭＩＳＦＥＴの構造例を示すエネルギーバンド図である。図１２に示すように、本実施の形態によるＭＩＳＦＥＴは、強磁性金属２３及び２５をソースとドレインにそれぞれ用い、半導体層２１と強磁性金属２３及び２５とのそれぞれの界面に障壁高さを制御するための薄い金属層２３ａ、２５ａを導入した構造を有している。所望のバリア高さφｎを得られる金属２３ａ、２５ａと半導体層２１とのショットキー接合をまず形成し、この金属層２３ａ、２５ａの上にそれぞれ強磁性金属層２３、２５を形成する。この金属層２３ａ、２５ａの具体的材料としては、Ｓｉを半導体層２１とした場合に、ＥｒＳｉｘ、ＰｔＳｉｘなどのシリサイドを用いることが考えられる。
尚、上記強磁性金属層２３、２５のそれぞれを、第２の実施の形態において説明したハーフメタルに置き換えた構造、すなわち、ハーフメタルによる強磁性ソースと強磁性ドレインとを有するＭＩＳＦＥＴを用いても、図１２の構造と同様にショットキー障壁高さを制御することが可能である。この構造に関しても、本発明の範疇に入るものである。或いは、強磁性金属又はハーフメタルと、半導体層と、の界面に、強磁性金属又はハーフメタルとの間に所望のショットキー障壁高さの得られる別の半導体を挿入しても良い。或いは、ショットキー障壁高さの制御のために、強磁性金属又はハーフメタルと、半導体層と、の界面に金属／半導体ヘテロ構造を挿入しても良い。
以上の手法を用いることにより、半導体層と強磁性金属またはハーフメタルとの間のショットキー高さを考慮せずに、強磁性ソースと強磁性ドレインとの材料を自由に選択できる。
次に、本発明の第４の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明を行う。上記第１から３までの実施の形態においては、強磁性金属又はハーフメタルによるショットキー接合を用いて強磁性ソースと強磁性ドレインとを構成したＭＩＳＦＥＴついて説明したが、本実施の形態によるＭＩＳＦＥＴは、強磁性ソースと強磁性ドレインとに強磁性半導体を用いた構造を有している。このようにすることで、ショットキー接合を用いなくても、第１から３の実施の形態によるＭＩＳＦＥＴと同様の特性を得ることが期待できる。
例えば、図１３（Ａ）に示すように、チャネル領域として真性半導体３１を用い、真性半導体３１上にゲート絶縁体４１とゲート（電極）３７とを積層した構成を有するＭＩＳＦＥＴにおいて、強磁性ソース３３と強磁性ドレイン３５とをｎ型の強磁性半導体とすれば、上記ＭＩＳＦＥＴ（例えば図２（Ａ））と同様の特性が期待できるｎチャネルのＭＩＳＦＥＴを構成することができる。尚、ｐチャネルのＭＩＳＦＥＴを形成する場合には、強磁性ソースと強磁性ドレインとをｐ型の強磁性半導体とすれば良い。
次に、本発明の第５の実施の形態によるＭＩＳＦＥＴについて図面を参照しつつ説明を行う。本実施の形態によるＭＩＳＦＥＴは、強磁性半導体と半導体とのｐｎ接合を用いて強磁性ソースと強磁性ドレインとを構成する（この場合では、ＭＩＳＦＥＴは反転チャネル型として動作する）。例えば、図１３（Ｂ）に示すように、ｎ型の強磁性半導体をソース５３とドレイン５５とに用い、チャネル領域を含む半導体層５１をｐ型半導体とすれば良い。この場合も、ｐ型半導体層５１上に、ゲート絶縁膜６１と、ゲート（電極）５７と、を積層する。同様にｐ型の強磁性半導体をソースとドレインとに用いてチャネル領域をｎ型半導体としても良い。
本発明の第４又は第５の実施の形態において説明したように、強磁性半導体によって強磁性ソースと強磁性ドレインとを構成する場合でも、ドレインにおけるスピン依存散乱によって、ドレイン電流はソースとドレインとが平行磁化と反平行磁化の場合で異なる。また、チャネル長がキャリアのエネルギー緩和に対する平均自由行程以下であれば、キャリアのバリスティック伝導に基づき、トンネル磁気抵抗効果と類似のスピン依存伝導が得られ、このような場合には、平行磁化と反平行磁化とにおける伝達コンダクタンスの変化を大きくすることができる。
第４及び第５の実施の形態によるＭＩＳＦＥＴに用いる強磁性半導体としては、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１−ｘ、ＳｉＣなどの半導体にＭｎやＣｒなどの遷移金属元素や希土類元素を導入したものが考えられる。
次に、上記各実施の形態によるＭＩＳＦＥＴの出力特性例について説明する。図８はＶＧＳをパラメータとしたドレイン電流ＩＤのＶＤＳ依存性を示す図である。本実施の形態によるＭＩＳＦＥＴでは、強磁性ソース３および強磁性ドレイン５に強磁性金属又はハーフメタルのいずれを用いた場合でも、また反転チャネル型と蓄積チャネル型のいずれの場合においても、ゲート電極７に対してデバイス構造から決まるあるしきい値ＶＴ以下の電圧を印加した場合ではＭＩＳＦＥＴは遮断状態である。これは強磁性ソース３と強磁性ドレイン５の相対的な磁化状態によらない。
ゲート電極７に対してしきい値以上の電圧Ｖｌ（＞ＶＴ）を印加すれば、トランジスタを導通状態にすることができる。このとき、強磁性ソース３に対する強磁性ドレイン５の相対的な磁化状態によって、強磁性ソース３と強磁性ドレイン５間に生じるドレイン電流ＩＤの大きさが異なる。すなわち、同一バイアス下であっても平行磁化の場合ではドレイン電流ＩＤが大きく（図中のＩＤ↑↑）、反平行磁化の場合ではドレイン電流ＩＤが小さい（図中のＩＤ↑↓）。この特徴を換言すれば、ＭＩＳＦＥＴの伝達（相互）コンダクタンスを強磁性ソース３と強磁性ドレイン５との間の磁化状態で制御することと等価である。したがって、本実施の形態のＭＩＳＦＥＴは、ゲート電極７に印加する電圧によりドレイン電流ＩＤを制御できるとともに、強磁性ソース３に対する強磁性ドレイン５の相対的な磁化状態に依存する伝達コンダクタンスを合わせ持つ。
強磁性体では、外部から保磁力以上の磁場が印加されない限り磁化の方向を保持することができる。このため、本実施の形態によるＭＩＳＦＥＴでは、強磁性ソースと強磁性ドレインとの相対的な磁化状態を平行磁化または反平行磁化にすることによって２値の情報を記憶することができる。
また、上記ＭＩＳＦＥＴは、上述のように、ドレイン電流の大きさ、または、伝達コンダクタンスの大きさに基づいて、強磁性ソースと強磁性ドレインとの間の相対的な磁化状態を電気的に検出することができる。従って、上記ＭＩＳＦＥＴは、１つのＭＩＳＦＥＴにより１ビットの不揮発性メモリセルを構成することができる。
図９（ａ）は、本実施の形態によるＭＩＳＦＥＴを用いたメモリ回路の一構成例を示す図である。図９（ａ）に示すメモリ回路では、ＭＩＳＦＥＴを多数マトリクス状に配置し、ソース端子Ｓを接地してドレイン端子Ｄとゲート端子Ｇとをそれぞれ読み出し用ビット線ＢＬと読み出し用ワード線ＷＬとに接続している。また、書き換え用ワード線と書き換え用ビット線を、上記ＭＩＳＦＥＴ上で他の配線と電気的に絶縁した状態で交差するように配置する。この書き換え用ワード線と書き換え用ビット線として、上記の読み出し用ビット線ＢＬと読み出し用ワード線ＷＬとを併用しても良い。図９（ａ）は、併用した場合のセル構成を示す図である。図９（ａ）の場合では、ＭＩＳＦＥＴ単体でメモリセルを構成できるとともに、配線に関しても非常に単純な構成にすることができる。
従来の構成によるＭＲＡＭのメモリセルは、１つのＭＴＪと１つのＭＩＳＦＥＴと４本の配線（図１０参照）の構成を有しており、ＭＴＪおよび書き換え用ワード線の存在によってソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であった。これに対して、本実施の形態によるメモリセルでは、図９（ａ）に示すように、１つのＭＩＳＦＥＴと３本の配線のみの最も単純な構成でメモリセルを構成することができるため、微細化に適したレイアウトを容易に構成することができる。
例えば、２つの本実施の形態によるＭＩＳＦＥＴの強磁性ソースを１つの強磁性ソースで共通とした構造を形成することも可能である。図１１は、共通ソース構成を有するメモリセルの断面構造例を示す図である。図１１に示すメモリセル構造は、互いに隣接する第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴと、第１ＭＩＳＦＥＴのゲート電極Ｇ１と第２ＭＩＳＦＥＴのゲート電極Ｇ２とを共通接続するワード線ＷＬと、第１ＭＩＳＦＥＴの第１の強磁性ドレインＤ１と接続する第１ビット線ＢＬ１と、第２の強磁性ドレインＤ２と接続する第２ビット線ＢＬ２と、第１及び第２ＭＩＳＦＥＴに共通の強磁性ソースＳと、これを接地する配線とを有する。上記構造を用いると、ソースを共通とするために、さらに高密度化に適したセル構成となる。
以下、図９（ａ）を用いて、メモリセルの動作を説明する。上述した書き換え／読み出し用ビット線および書き換え／読み出し用ワード線をそれぞれ共用する場合として、単に、それぞれビット線ＢＬ、ワード線ＷＬと呼ぶ。情報の書き換えは、本実施の形態によるＭＩＳＦＥＴにおける強磁性ソース３または強磁性ドレイン５の保持力を変えておくか一方の磁化方向を固定しておき、強磁性ソース３に対する強磁性ドレイン５の相対的な磁化方向を平行磁化または反平行磁化にすることによって行うことができる。例えば、平行磁化または反平行磁化の磁化状態を“０”または“１”の２値の情報に対応させる。具体的には、選択したメモリセル上で交差するビット線ＢＬとワード線ＷＬとに電流を流し、それぞれの配線に流れる電流によって誘起される磁界の合成磁界によって選択されたメモリセルの保持力の小さな強磁性体または磁化方向の固定されていない強磁性体の磁化を反転させて情報を記憶する。この際、選択したセルと同一のビット線ＢＬ又はワード線ＷＬに接続している非選択セルが磁化反転しないようにするため、一方の配線のみからの磁界では磁化反転を生じないようにそれぞれの配線に流す電流値を設定しておく。
情報の読み出しは、選択セルに接続されたワード線ＷＬに電圧を印加して本実施の形態によるＭＩＳＦＥＴを導通させてから、ビット線ＢＬにドレイン電圧を印加してドレイン電流ＩＤの大きさを検出する。本実施の形態によるＭＩＳＦＥＴでは、強磁性ソースと強磁性ドレインとの相対的な磁化状態が平行磁化の場合では伝達コンダクタンスが大きく、大きなＩＤを生じるが、反平行磁化の場合では伝達コンダクタンスが小さくＩＤも小さい。従って、ＩＤの大きさに基づき、強磁性ソースと強磁性ドレインとの相対的な磁化状態を検出することができる。また、プリチャージによって必要なバイアスを加えても検出を行っても良い。
通常のＭＴＪにおいて、平行磁化における電流は両強磁性電極における多数スピンの状態密度間のトンネルと少数スピンの状態密度間のトンネルによって生じ、反平行磁化の場合では少数スピンの状態密度から多数スピンの状態密度へのトンネルと多数スピンの状態密度から少数スピンの状態密度へのトンネルによって生じる。従って、平行磁化および反平行磁化の場合に流れる電流に少数スピンによる電流成分が含まれるため、平行磁化と反平行磁化とのそれぞれの場合における電流の比は、容易には大きくできない。
一方、本実施の形態によるハーフメタルを強磁性ソースと強磁性ドレインとに用いたＭＩＳＦＥＴでは、ハーフメタルと半導体層との接合によって強磁性ソースでは金属的スピンバンドに属する一方のスピンのみをチャネルに注入することができ、さらに、強磁性ドレインでは金属的スピンバンドのスピンと平行なスピンのみをチャネルから取り出しドレイン電流とすることができる（以下、このハーフメタルによる作用を「スピンフィルタ効果」と称する。）。
従って、本実施の形態によるハーフメタルを強磁性ソースと強磁性ドレインに用いたＭＩＳＦＥＴでは、平行磁化と反平行磁化とのそれぞれの場合における電流の比（ドレイン電流比）は、ＭＴＪの場合における電流比に比べて大きくすることができる。よって、本実施の形態によるＭＩＳＦＥＴを用いれば，上記メモリ回路において容易に磁化状態を検出することができる。
また、強磁性金属を用いて強磁性ソースと強磁性ドレインを構成する場合でも、ゲートバイアスによるソース側ショットキー障壁に発生する強い電界の効果によって、強磁性ソースから注入するキャリアのスピン分極率（スピン注入効率）を強磁性金属のスピン分極率以上に増大できる可能性がある。この効果を用いれば，平行磁化と反平行磁化のそれぞれの場合におけるドレイン電流の比をＭＴＪにおける電流比に比べて大きくできる可能性がある。
また、ＭＴＪではＴＭＲ比がバイアス電圧とともに急激に減少するため、回路に必要なバイアス下ではＴＭＲ比が大きく減少してしまう問題もあった。これに対して、本実施の形態によるＭＩＳＦＥＴでは、強磁性金属によるスピン依存散乱またはハーフメタルによるスピンフィルタ効果を用いているためＭＴＪのようなバイアス依存性は原理的に存在しない。従って、回路に必要なバイアス下で大きなドレイン電流比を実現できる。
図９（ｂ）は、図９（ａ）に示すメモリ回路のビット線端に出力端子Ｖｏと、この出力端子Ｖｏから分岐して負荷ＲＬを介し電源電圧ＶＤＤに接続したメモリ回路である。図９（ｃ）に、図９（ｂ）に示したメモリセルの静特性と動作点を示す。ここでは、負荷として純抵抗を用いているが、トランジスタによる能動負荷を用いても良い。図９（ｃ）に示すように、情報の読出し時にはＭＩＳＦＥＴのゲート電極にゲート電圧ＶＧＳを印加し、ビット線ＢＬに負荷抵抗ＲＬを介して電源電圧ＶＤＤを印加すれば、負荷抵抗ＲＬによる動作点は、強磁性ソースと強磁性ドレインとの間の磁化状態に応じて図９（ｃ）中の負荷直線上を動き、平行磁化と反平行磁化との場合の出力信号Ｖｏはそれぞれ図中のＶｏ↑↑とＶｏ↑↓となる。それぞれの出力信号の絶対値および比（Ｖｏ↑↑／Ｖｏ↑↓）は，ＲＬ、ＶＤＤなどの外部回路のパラメータにより最適化することができる。例えば、負荷直線の傾きを調整する（この場合には小さくする）ことにより、ドレイン電流比ＩＤ↑↑／ＩＤ↑↓が小さい場合でも大きな出力信号比を得ることができる。従って、本実施の形態による記憶回路では、所望の大きさの出力信号を得ることができるという利点を有する。
以上、説明したように、本発明の実施の形態による強磁性ソースと強磁性ドレインとを備えたＭＩＳＦＥＴによれば、ドレイン電流をゲート電圧で制御できるトランジスタとして機能を備えるとともに、その伝達（相互）コンダクタンスを強磁性ソースと強磁性ドレインとの相対的な磁化の向きによって制御できるという特徴的な特性を併せ持つ。強磁性ソースと強磁性ドレイン間の相対的な磁化の向きはエネルギーを供給しなくても前の状態を保持することができるいわゆる不揮発性の性質を有する。従って、この相対的な磁化の向きによって２値の情報を不揮発性に記憶することができる。さらに、上述の伝達特性を用いれば、この相対的な磁化の向きを電気的に検出することができる。すなわち、上記ＭＩＳＦＥＴは、１つのトランジスタのみで１ビットの不揮発性メモリセルを構成することができる。従って、本実施の形態によるＭＩＳＦＥＴを用いれば、不揮発性メモリセルの構成を単純にできるため、不揮発性記憶回路の速度及び集積度を向上させることができるという利点がある。
以上、本発明の実施の形態に沿って説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。例えば、本明細書内において説明したいずれのＭＩＳＦＥＴも、本明細書内で説明した記憶素子、記憶回路に適用できることは言うまでもない。
強磁性金属又はハーフメタルを用いたショットキー接合による強磁性ソースと強磁性ドレインとを備えた本発明のＭＩＳＦＥＴによれば、強磁性ソースに対する強磁性ドレインとの相対的な磁化の向きによって２値の情報を記憶することができるとともに、この相対的な磁化の向きを電気的に検出することができる。従って、上記ＭＩＳＦＥＴを用いれば、１つのトランジスタのみで１ビットの不揮発性メモリセルを構成することができるため、高速かつ高集積密度の不揮発性記憶回路の実現が可能になる。

Claims (12)

  1. 強磁性体であって、一方のスピンに対しては金属的なバンド構造（以下、「金属的スピンバンド」と称する。）を、他方のスピンに対しては半導体的又は絶縁体的なバンド構造（以下、「半導体的スピンバンド」と称する。）をとるハーフメタルからなり、スピン偏極した伝導キャリアを注入する強磁性ソースと、
    該強磁性ソースから注入されたスピン偏極した前記伝導キャリアを受けるハーフメタルからなる強磁性ドレインと、
    前記強磁性ソースと前記強磁性ドレインとの間に設けられた半導体層と、
    前記半導体層に対して形成されるゲート電極と、
    前記強磁性ソース及び前記強磁性ドレインに対して形成され、それぞれ非磁性金属または非磁性伝導体からなるコンタクト（以下、「非磁性コンタクト」と称する。）と、
    を有し、
    前記金属的スピンバンドと前記半導体層との間にショットキー障壁が形成され、
    前記非磁性コンタクトのフェルミエネルギーは、それぞれ前記強磁性ソース及び前記強磁性ドレインの前記半導体的スピンバンドのバンドギャップ中を横切ることを特徴とするトランジスタ。
  2. 前記強磁性ソースと前記半導体層との間、および、前記強磁性ドレインと前記半導体層との間に、金属層または別の半導体層を具備することを特徴とする請求項１に記載のトランジスタ。
  3. 前記強磁性ソース及び前記強磁性ドレインにおいて、前記半導体層がｎチャネルの場合、前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁の高さより、前記フェルミエネルギーと前記半導体的スピンバンドの伝導バンド底のエネルギーとの差が大きく、前記半導体層がｐチャネルの場合、前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁の高さより、前記フェルミエネルギーと前記半導体的スピンバンドの価電子バンド頂上のエネルギーとの差が大きいことを特徴とする請求項１または２に記載のトランジスタ。
  4. 前記強磁性ソースと前記強磁性ドレインとの相対的な磁化状態が平行磁化である場合に、前記強磁性ソースの前記金属的スピンバンドから前記半導体層へ注入された前記伝導キャリアが前記強磁性ドレインの前記金属的スピンバンドを伝導することができ、
    前記強磁性ソースと前記強磁性ドレインとの相対的な磁化状態が反平行磁化である場合に、前記強磁性ソースの前記金属的スピンバンドから前記半導体層へ注入された前記伝導キャリアが前記強磁性ドレインにおける前記半導体的スピンバンドによるエネルギー障壁によって伝導が抑制されることを特徴とする請求項１から３のいずれか１項に記載のトランジスタ。
  5. 前記強磁性ドレインと前記強磁性ソースとの間にバイアスが印加され、かつ前記ゲート電極と前記強磁性ソースとの間に、前記半導体層がｎチャネルの場合にはしきい値電圧以下前記半導体層がｐチャネルの場合にはしきい値電圧以上の電圧が印加された場合、前記一方のスピンに対しては前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁によって前記伝導キャリアの前記半導体層への注入が抑制され、前記他方のスピンに対しては前記半導体的スピンバンドの障壁によって前記伝導キャリアの前記半導体層への注入が抑制され、
    前記強磁性ドレインと前記強磁性ソースとの間にバイアスが印加され、かつ前記ゲート電極と前記強磁性ソースとの間に、前記半導体層がｎチャネルの場合にはしきい値電圧より大きく前記半導体層がｐチャネルの場合にはしきい値電圧より小さい電圧が印加された場合、前記一方のスピンに対しては前記伝導キャリアが前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁をトンネルおよび熱放出の少なくとも一方により越えて前記半導体層に注入され、前記他方のスピンに対しては前記半導体的スピンバンドの障壁によって前記半導体層への注入が抑制されることを特徴とする請求項１から４のいずれか１項に記載のトランジスタ。
  6. 前記伝導キャリアの伝導型が前記半導体層と同じ場合（以下、「蓄積チャネル型」と称する。）において、前記伝導キャリアが電子の場合では前記金属的スピンバンドによる前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁は伝導バンド側に生じ、前記伝導キャリアが正孔の場合では前記金属的スピンバンドによる前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁は価電子バンド側に生じることを特徴とする請求項１から５のいずれか１項に記載のトランジスタ。
  7. 前記伝導キャリアの伝導型が前記半導体層と異なる場合（以下、「反転チャネル型」と称する。）における、前記半導体層に反転層が形成されていない場合において、前記伝導キャリアが電子の場合では前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁は価電子バンド側に生じ、前記伝導キャリアが正孔の場合では前記金属的スピンバンドと前記半導体層との間に形成された前記ショットキー障壁は伝導バンド側に生じることを特徴とする請求項１から５のいずれか１項に記載のトランジスタ。
  8. 前記ハーフメタルの前記半導体的スピンバンドのバンドギャップは前記半導体層のバンドギャップより大きいことを特徴とする請求項１から５のいずれか１項に記載のトランジスタ。
  9. 前記ハーフメタルにおける前記半導体的スピンバンドは前記半導体層に対してエネルギー障壁を形成し、前記伝導キャリアが電子の場合には、少なくとも伝導バンド側にエネルギー障壁を生じ、前記伝導キャリアが正孔の場合には、少なくとも価電子バンド側にエネルギー障壁を生じさせることを特徴とする請求項１から５のいずれか１項に記載のトランジスタ。
  10. 前記強磁性ソース及び前記強磁性ドレインは、前記半導体層に成長又は堆積により形成されることを特徴とする請求項１から９のいずれか１項に記載のトランジスタ。
  11. 前記半導体層におけるキャリアの伝導方向の長さ又は前記強磁性ソースと前記強磁性ドレインとの間の間隔として定義されるチャネル長として前記半導体層をキャリアがバリスティックに伝導できる長さを有するか、又は、前記チャネル長がキャリアのエネルギー緩和に対する平均自由行程以下であることを特徴とする請求項１から１０のいずれか１項に記載のトランジスタ。
  12. 請求項１から１１までのいずれか１項に記載の１つのトランジスタを用いて、前記強磁性ソースに対する前記強磁性ドレインの相対的な磁化の方向によって情報を記憶し、前記強磁性ソースと前記強磁性ドレインとの相対的な磁化の方向に依存するトランジスタの伝達コンダクタンスに基づいて前記トランジスタ内に記憶された情報を検出することを特徴とする記憶素子。
JP2012209700A 2003-03-07 2012-09-24 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ Expired - Fee Related JP5451840B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012209700A JP5451840B2 (ja) 2003-03-07 2012-09-24 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2003062453 2003-03-07
JP2003062453 2003-03-07
JP2003164398 2003-06-09
JP2003164398 2003-06-09
JP2012209700A JP5451840B2 (ja) 2003-03-07 2012-09-24 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2009184749A Division JP5121793B2 (ja) 2003-03-07 2009-08-07 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ

Publications (2)

Publication Number Publication Date
JP2013016854A JP2013016854A (ja) 2013-01-24
JP5451840B2 true JP5451840B2 (ja) 2014-03-26

Family

ID=32964923

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2005502982A Pending JPWO2004079827A1 (ja) 2003-03-07 2004-01-23 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ
JP2009184749A Expired - Fee Related JP5121793B2 (ja) 2003-03-07 2009-08-07 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ
JP2012209700A Expired - Fee Related JP5451840B2 (ja) 2003-03-07 2012-09-24 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ

Family Applications Before (2)

Application Number Title Priority Date Filing Date
JP2005502982A Pending JPWO2004079827A1 (ja) 2003-03-07 2004-01-23 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ
JP2009184749A Expired - Fee Related JP5121793B2 (ja) 2003-03-07 2009-08-07 スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ

Country Status (6)

Country Link
US (2) US7528428B2 (ja)
EP (1) EP1603168B1 (ja)
JP (3) JPWO2004079827A1 (ja)
KR (1) KR100681379B1 (ja)
TW (1) TWI317987B (ja)
WO (1) WO2004079827A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101159287B (zh) * 2003-03-31 2010-06-09 独立行政法人科学技术振兴机构 具有自旋相关转移特性的隧道晶体管及使用了它的非易失性存储器
KR100647319B1 (ko) * 2005-02-05 2006-11-23 삼성전자주식회사 스핀 분극 전류를 이용한 멀티 비트 자기 메모리 소자와그 제조 및 구동 방법
JP2006229049A (ja) * 2005-02-18 2006-08-31 Fdk Corp （Ｍｎ−Ｖ族）共添加ＩＶ族磁性半導体
JP4528660B2 (ja) * 2005-03-31 2010-08-18 株式会社東芝 スピン注入ｆｅｔ
US7746689B2 (en) * 2005-11-30 2010-06-29 Intel Corporation Molecular quantum memory
JP4444257B2 (ja) * 2006-09-08 2010-03-31 株式会社東芝 スピンｆｅｔ
WO2008005856A2 (en) 2006-07-07 2008-01-10 The Regents Of The University Of California Spin injection device having semicondcutor-ferromagnetic-semiconductor structure and spin transistor
JP2008047706A (ja) * 2006-08-16 2008-02-28 Nec Lcd Technologies Ltd 半導体回路及びそれを用いた半導体装置
KR100832583B1 (ko) * 2007-01-04 2008-05-27 한국과학기술연구원 누설자장을 이용한 스핀 트랜지스터
JP4742276B2 (ja) * 2007-03-26 2011-08-10 国立大学法人東京工業大学 強磁性体の形成方法並びにトランジスタ及びその製造方法
US7629182B2 (en) * 2007-04-17 2009-12-08 Freescale Semiconductor, Inc. Space and process efficient MRAM and method
CN101821810B (zh) 2007-08-31 2013-05-01 国立大学法人东京工业大学 利用电流感应磁化反转mtj的非易失性sram/锁存电路
JP2009064826A (ja) * 2007-09-04 2009-03-26 Tdk Corp スピントランジスタ及びその製造方法
US7936028B2 (en) * 2007-11-09 2011-05-03 Samsung Electronics Co., Ltd. Spin field effect transistor using half metal and method of manufacturing the same
JP2009130282A (ja) * 2007-11-27 2009-06-11 Tdk Corp スピントランジスタ
JP5303930B2 (ja) * 2007-12-25 2013-10-02 Ｔｄｋ株式会社 半導体スピンデバイス及びスピンｆｅｔ
JP2009200351A (ja) * 2008-02-22 2009-09-03 Tdk Corp 半導体スピンデバイス及びスピンｆｅｔ
JP4762285B2 (ja) * 2008-09-24 2011-08-31 株式会社東芝 スピントランジスタ、集積回路、及び、磁気メモリ
EP2190022B1 (en) * 2008-11-20 2013-01-02 Hitachi Ltd. Spin-polarised charge carrier device
TW201027715A (en) * 2008-12-23 2010-07-16 Ibm Memory element
JP5075863B2 (ja) * 2009-03-24 2012-11-21 株式会社東芝 スピントランジスタ、このスピントランジスタを備えたリコンフィギャラブル論理回路および磁気メモリ
JP4908540B2 (ja) 2009-03-25 2012-04-04 株式会社東芝 スピンｍｏｓｆｅｔおよびリコンフィギャラブルロジック回路
KR101084019B1 (ko) * 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로
JP2013012554A (ja) * 2011-06-28 2013-01-17 Handotai Rikougaku Kenkyu Center:Kk 半導体装置
KR101737956B1 (ko) * 2012-08-14 2017-05-19 고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코 스핀 편극 트랜지스터 소자
US8988109B2 (en) * 2012-11-16 2015-03-24 Intel Corporation High speed precessionally switched magnetic logic
KR20140134068A (ko) * 2013-05-13 2014-11-21 에스케이하이닉스 주식회사 스핀 트랜지스터 및 이 스핀 트랜지스터를 포함하는 반도체 장치, 메모리 장치, 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
GB201310295D0 (en) * 2013-06-10 2013-07-24 Univ Sheffield Transistor

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3253696B2 (ja) * 1992-09-11 2002-02-04 株式会社東芝 磁気抵抗効果素子
US5654566A (en) * 1995-04-21 1997-08-05 Johnson; Mark B. Magnetic spin injected field effect transistor and method of operation
JPH10284765A (ja) 1997-04-04 1998-10-23 Nippon Steel Corp 電圧駆動型スピンスイッチ
JP3566531B2 (ja) * 1997-11-12 2004-09-15 株式会社東芝 磁気装置
JP4213776B2 (ja) * 1997-11-28 2009-01-21 光照 木村 Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路
US6381171B1 (en) * 1999-05-19 2002-04-30 Kabushiki Kaisha Toshiba Magnetic element, magnetic read head, magnetic storage device, magnetic memory device
JP3566148B2 (ja) 1999-09-22 2004-09-15 株式会社東芝 スピン依存スイッチング素子
US6285581B1 (en) * 1999-12-13 2001-09-04 Motorola, Inc. MRAM having semiconductor device integrated therein
JP3284239B2 (ja) 2000-03-07 2002-05-20 東北大学長 スピン偏極伝導電子生成方法および半導体素子
US6355953B1 (en) * 2000-06-19 2002-03-12 Simon Fraser University Spintronic devices and method for injecting spin polarized electrical currents into semiconductors
JP2002026417A (ja) * 2000-07-05 2002-01-25 Nippon Telegr & Teleph Corp <Ntt> スピン注入三端子素子
JP2002110989A (ja) * 2000-09-27 2002-04-12 Japan Science & Technology Corp 半導体集積回路装置およびその製造方法
JP3621367B2 (ja) * 2001-09-17 2005-02-16 株式会社東芝 スピントランジスタ
JP2004014806A (ja) * 2002-06-06 2004-01-15 Matsushita Electric Ind Co Ltd 磁気抵抗素子および磁気メモリ
JP4477305B2 (ja) 2002-07-25 2010-06-09 独立行政法人科学技術振興機構 スピントランジスタ及びそれを用いた不揮発性メモリ
EP1388898B1 (de) * 2002-08-09 2012-01-11 Freie Universität Berlin Halbleiteranordnung zur Injektion eines spinpolarisierten Stroms in einen Halbleiter
KR100492482B1 (ko) * 2002-09-04 2005-06-03 한국과학기술연구원 Ｐｅｍｂｅ로 제조된 상온 자성반도체 및 그 소자
KR100511077B1 (ko) * 2003-03-14 2005-08-30 한국과학기술연구원 하이브리드형 자성체/반도체 스핀소자 및 그 제조방법
US6753562B1 (en) * 2003-03-27 2004-06-22 Sharp Laboratories Of America, Inc. Spin transistor magnetic random access memory device

Also Published As

Publication number Publication date
JP2013016854A (ja) 2013-01-24
KR100681379B1 (ko) 2007-02-12
US20060138502A1 (en) 2006-06-29
JPWO2004079827A1 (ja) 2006-06-08
EP1603168A1 (en) 2005-12-07
EP1603168A4 (en) 2008-02-27
JP2009290226A (ja) 2009-12-10
TWI317987B (en) 2009-12-01
US7528428B2 (en) 2009-05-05
US20090236646A1 (en) 2009-09-24
JP5121793B2 (ja) 2013-01-16
EP1603168B1 (en) 2017-01-11
WO2004079827A1 (ja) 2004-09-16
KR20050106497A (ko) 2005-11-09
US8097909B2 (en) 2012-01-17
TW200419726A (en) 2004-10-01

Similar Documents

Publication Publication Date Title
JP5451840B2 (ja) スピン依存伝達特性を有する電界効果トランジスタ及びそれを用いた不揮発性メモリ
US7714400B2 (en) Tunnel transistor having spin-dependent transfer characteristics and non-volatile memory using the same
JP4477305B2 (ja) スピントランジスタ及びそれを用いた不揮発性メモリ
JP5064430B2 (ja) スピントランジスタ及びそれを用いた不揮発性メモリ
US8248146B2 (en) Semiconductor circuit that varies a drain current value by utilizing a degree of freedom of an electron spin and semiconductor device using same
JP2008500722A (ja) スピン感度を持つ希薄磁性半導体を備えるトンネル障壁層
CN108352446B (zh) 磁隧道二极管和磁隧道晶体管
JP4415146B2 (ja) 強磁性半導体を用いた電界効果トランジスタと及びこれを用いた不揮発性メモリ
JP5092626B2 (ja) スピントランジスタ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131224

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131226

R150 Certificate of patent or registration of utility model

Ref document number: 5451840

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees