JP4213776B2 - Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 - Google Patents

Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、超小形で高速かつ高い入力インピーダンスとなり得るＭＯＳトランジスタとして、ＵＬＳＩのＳＲＡＭやＤＲＡＭなどの高密度、高速スイッチング回路などに使用されるものである。
【０００２】
【従来の技術】
スイッチングトランジスタでは、如何に小形かつ高速で、消費電力が小さいものが作れるかが課題である。ＭＯＳ形ＦＥＴではゲート長が高速さを支配し、そのチャンネル抵抗およびゲート容量が問題になっている。また、ゲート長を極端に短くするとドレインからの空乏層が張り出しソース側の空乏層と一体となりパンチスルーを起こしてしまう、いわゆる短チャンネル効果のためにゲート長を０．１μｍ以下にすることが極めて困難であった。
【０００３】
従来、ソースＳとドレインＤ間にある半導体の表面に絶縁薄膜（酸化膜）を形成して、その上にゲート金属Ｇを形成したＭＩＳ（ＭＯＳ）形ＦＥＴで二重ドレイン構造やＬＤＤ構造、さらに絶縁ゲート長を極めて短くしようとした静電誘導形トランジスタ（ＳＩＴ）（ＵＳ．Ｐａｔｅｎｔ ４６４４３８６）等があり、短チャンネル効果を和らげる試みが成されてきた。しかし、どちらもチャンネル領域が高抵抗率（低い不純物濃度）の層になっているため、本質的に短チャンネル効果に悩まされることとなっていた。
【０００４】
本質的に短チャンネル効果を無くす方法としてＭＯＳＦＥＴのような構造をしているが、ソースとドレインとを金属で構成し、ドレインはオーミック電極にして、ソースと半導体との間のショットキー接合をトンネル接合として利用し、ＭＯＳゲート電圧の調整でトンネル電流を制御しようとするトンネルトランジスタが提案されている（ＵＳ．Ｐａｔｅｎｔ ５１７７５６８）。
【０００５】
しかし、この提案では、やはりチャンネル領域が高抵抗率（低い不純物濃度）の層になっているため、ＭＯＳゲート金属３に電圧を印加しないとチャンネル領域が低抵抗にならず、ショットキー接合のキャリアのトンネリングが生じがたいこと、閾値電圧が大きくなり易いこと、ドレイン領域が必ずゲート金属とオーバーラップしなければならない構造であること、更に、ショットキー接合の障壁の高さはＭＯＳゲートの電圧印加によりほとんど変わらないため、相互コンダクタンスＧｍが本質的に大きくならないという問題を抱えていた。
【０００６】
【発明が解決しようとする課題】
本出願人は、先にショットキー接合トンネルダイオードの接合部にＭＯＳゲートを取り付けた構造のトンネルトランジスタを発明した（ＵＳ．Ｐａｔｅｎｔ ５５５２６２２）。しかし、この場合もショットキー接合の障壁だけを利用していたので、大きなＧｍを得ることが困難であった。その後、本出願人は、ショットキー接合の障壁だけでなく、ショットキー金属７を高抵抗の材料を利用したり、ショットキー接合界面に変質層を形成するなどして、実効的にショットキー接合の障壁の高さをＭＯＳゲートの印加電圧で変化できるような構造にしたＭＯＳゲートショットキー障壁トランジスタを発明をした（特願平８ー２７１５８）。
【０００７】
しかし、この場合、特にショットキー接合の障壁を越えて流れるキャリアを問題にしたため、多少大きなＧｍを得ることができたが、スイッチング用のトランジスタとして利用した場合には、オン抵抗が大きく、高速でかつ大きな電流を流すことが困難で、未だ不十分であった。
【０００８】
本発明は、本質的に短チャンネル効果がなく単純な構造で超小形に形成でき、高速、かつ高入力インピーダンスで、消費電力の小さく、しかもオン時の相互コンダクタンスＧｍが大きく、高密度集積化可能な高効率のスイッチング用のトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明のＭＯＳゲートショットキートンネルトランジスタは、前記のショットキー接合トンネルダイオードの接合部にＭＯＳゲートを取り付けた構造のトンネルトランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５５２６２２）およびＭＯＳゲートショットキー障壁トランジスタ（特願平８ー２７１５８）を改良したもので、ショットキー金属７をソース２としたショットキー接合上に絶縁薄膜を介してゲート金属３を設けた構造のＭＯＳゲートショットキートンネルトランジスタにおいて、ゲート金属３の直下のＭＯＳ界面に当たる基板の半導体部分の表面領域を、例えばｎ形の高濃度不純物添加した半導体層（第１半導体層８）にすると、ショットキー金属７との間にはトンネル接合が形成されて、トンネルコンダクタンスが非常に大きくなるが、このショットキー金属７と第１半導体層８との間に、極めて薄層のｐ形の高濃度不純物層（第２半導体層９）を形成すると、この第２半導体層９が、先のショットキー金属７と第１半導体層８との間にはトンネル接合の障壁が形成されたこととなり、キャリアのトンネリングが極めて起こり難くなり、ソース２とドレイン４間の電流（ドレイン電流）が非常に小さくなることを利用し、ゲート電圧の印加によりこの第２半導体層９によるトンネル接合の障壁の高さが低めると、キャリアがこの障壁をトンネルで通過する分のトンネル電流とこの障壁を越えて移動するキャリアによる電流（多分、バリステックな電流と思われる）との合算の電流が流れ、ドレイン電流が大きくなるようにしたものであり、かつ、これらのトランジスタを集積化した集積回路を作成しようとするものである。
【００１０】
本発明のＭＯＳゲートショットキートンネルトランジスタは、特に先に出願したＭＯＳゲートショットキー障壁トランジスタ（特願平８ー２７１５８）の請求項４に記載している「ショットキー接合上に絶縁薄膜を介してゲート金属３を設けた構造のＭＯＳゲートショットキー障壁トランジスタにおいて、少なくともＭＯＳゲート直下のショットキー接合部付近に電子が容易にトンネルできる程度の極めて薄い変質層を形成することにより、該ゲートに電圧を印加してＭＯＳゲート直下のショットキー金属と半導体との双方に高いキャリア濃度の蓄積層を形成させたとき、キャリアがショットキー障壁を越えて移動できる程度に、ＭＯＳ界面付近のショットキー障壁の電位を低めさせることにより、ショットキー接合を流れる電流の主体が、このショットキー障壁を越えて移動するキャリアの流れによる電流であるようにしたことを特徴とするＭＯＳゲートショットキー障壁トランジスタ。」での「電子が容易にトンネルできる程度の極めて薄い変質層」を、基板の半導体部分の表面領域（第１半導体層８）がｎ形の高濃度不純物添加した半導体層の場合には、作成が非常に楽な極めて薄層のｐ形の高濃度不純物層（第２半導体層９）に代えたＭＯＳゲートショットキー障壁トランジスタと見ることもできる。
【００１１】
さらに詳しく説明するとつぎのようである。普通のショットキー接合においては、ショットキー金属７の電気抵抗が小さいので、ショットキー接合がほぼゼロバイアスもしくは逆方向バイアスを印加したときには、このショットキー金属７側にはほとんど電圧降下が生じないために、ショットキー接合に電圧を印加してもショットキー障壁の高さがほとんど変化しない。
【００１２】
すなわち、ゲート電圧の印加では、ショットキー障壁の高さの変化を調節できず、ショットキー障壁の高さが大きいままであり、ショットキー障壁の厚みを変化させるだけなので、熱的に励起されたキャリア（電子または正孔）がショットキー障壁を越えて流れるキャリアの流れ（拡散電流）は非常に少なく、ほとんどが小さなトンネル確率のトンネル電流で非常に小さな電流であった。このため相互コンダクタンスＧｍの大きなＭＯＳゲートショットキー障壁トランジスタの作成は困難であった。
【００１３】
しかし、本発明のＭＯＳゲートショットキートンネルトランジスタは、少なくともＭＯＳゲート直下のショットキー接合部付近に、極めて薄層の例えばｐ形の高濃度不純物層（第２半導体層９）を形成してあるので、ゲート金属３に正の電圧を印加してＭＯＳゲート直下の基板の半導体部分の表面領域のｎ形の高濃度不純物添加した半導体層（第１半導体層８）に更に高いキャリア濃度の蓄積層を形成させたとき、ショットキー接合部界面付近の上記の薄層のｐ形の高濃度不純物層（第２半導体層９）のうちＭＯＳ界面での障壁の高さが低下すると共に、その障壁の幅も小さくなり、その障壁をトンネルで通過するキャリア（この場合は電子であり、サーマルフィールドエミッションも含むトンネルキャリアである）および障壁を越えて流れるキャリア（この場合も電子である）の合算の量を極めて増大させることができるものである。したがって、大きなＧｍのＭＯＳゲートショットキートンネルトランジスタが達成される。
【００１４】
本発明の請求項１に係わるＭＯＳゲートショットキートンネルトランジスタは、少なくともＭＯＳゲート直下のショットキー接合部付近の半導体部分表面領域が高濃度不純物添加半導体層（第１半導体層８）があり、この第１半導体層８とは異なる伝導形の極めて薄い（この層の障壁が低められればキャリアのトンネリングが容易にできる程度に薄い）高濃度不純物層（第２半導体層９）を、少なくともＭＯＳゲート直下でＭＯＳ界面付近のショットキー金属７と第１半導体層８との間に形成させて、ゲート電圧印加により第２半導体層９の障壁の高さと厚みを小さくさせたとき、キャリアのトンネリングが容易にできると共に、キャリアがこの障壁を越えて流れるようにさせたものである。
【００１５】
また、請求項２に係わるＭＯＳゲートショットキートンネルトランジスタは、請求項１の実施態様の一つであり、第１半導体層８とドレイン４とは、同じ伝導形であるので、ここでは第１半導体層８自体をドレイン４とした場合である。これにより更に単純で小型化が可能になる。
【００１６】
また、請求項３に係わるＭＯＳゲートショットキートンネルトランジスタは、基板が単一の伝導形の半導体であったり、ＳＯＩ基板やｐ形の上にｎ形層を形成したり、ｐ形半導体の中に島状のｎ形領域（ｎ形島状領域またはｎ−Ｗｅｌｌ）を形成してあるような場合のような複合基板であっても良く、いずれにせよ、基板の半導体部分のうち少なくともドレイン４を形成している領域とドレイン４とが同一の伝導形である場合の実施態様である。この場合は、１つのｎ形島状領域の中にドレイン４を共通にした多数のＭＯＳゲートショットキートンネルトランジスタを形成することもできる。
【００１７】
また、請求項４に係わるＭＯＳゲートショットキートンネルトランジスタは、請求項３とは逆に、基板の半導体部分のうち少なくともドレイン４を形成している領域とドレイン４とが異なる伝導形である場合の実施態様である。この場合は、基板または島状領域（Ｗｅｌｌ）とドレイン４とがｐｎ接合により絶縁分離されるので、互いに絶縁分離した多くのＭＯＳゲートショットキートンネルトランジスタを同一の基板または同一の島状領域に形成しやすいと言う利点がある。
【００１８】
また、請求項５に係わるＭＯＳゲートショットキートンネルトランジスタの集積回路は、本発明のＭＯＳゲートショットキートンネルトランジスタを種々組み合わせて、集積回路を形成するものであり、特にＳＲＡＭやＤＲＡＭの回路に適するものである。もちろん、集積回路は、必要に応じ抵抗素子、コンデンサ素子やダイオードなどの受動素子や他のトランジスタなどの能動素子も一緒に組み込んで形成される。
【００１９】
また、請求項６に係わるＭＯＳゲートショットキートンネルトランジスタの集積回路は、特に各トランジスタ間の絶縁分離が容易で、かつ超小型化が容易なＳＯＩ基板を用いた場合の集積回路についてである。
【００２０】
また、請求項７に係わるＭＯＳゲートショットキートンネルトランジスタの集積回路は、３次元的に多層化した３次元集積回路についてであり、多層化に際し絶縁性薄膜を介して多層化半導体薄膜を形成して行くが、これらの半導体薄膜層（実際には半導体薄膜層と絶縁性薄膜層との対になっている）にＭＯＳゲートショットキートンネルトランジスタの集積回路を形成して、３次元的に集積回路を形成する場合である。もちろん、多層化絶縁性薄膜層上に例えば配線だけの層やキャパシタ素子や抵抗素子、発光や受光素子、光導波路等の組み合わせ層があってもよい。
【００２１】
また、請求項８に係わるＭＯＳゲートショットキートンネルトランジスタの集積回路は、先述の集積回路を個別に用意して、さらに、これらを例えば大容量の個別の抵抗素子、コンデンサやインダクターなどの他の素子と共に有機的に組み合わせたハイブリッド集積回路である。
【００２２】
【発明の実施の形態】
以下、本発明のＭＯＳゲートショットキートンネルトランジスタおよびこれを用いた集積回路の実施の形態について、図面を参照して詳細に説明する。
【００２３】
図１は、本発明のＭＯＳゲートショットキートンネルトランジスタの一実施の形態の断面図で、ｐ形基板１に幾つかのｎ形島状領域（ｎ−ｗｅｌｌ）を形成した基板１０を利用し、この内の１つのｎ形島状領域に１個又はそれ以上のドレイン共通のＭＯＳゲートショットキートンネルトランジスタを形成したときの１個分のＭＯＳゲートショットキートンネルトランジスタを示したものである。
【００２４】
この実施の形態は、ｐ形のシリコン（Ｓｉ）単結晶基板１の（１１１）面方位にｎ形の１×１０16ｃｍ-3程度の不純物濃度をもつ３μｍ厚のｎ形島状領域を形成した場合で、そこに独立したドレイン４と第１半導体層８のどちらもｎ形の２×１０18ｃｍ-3程度の不純物濃度をもつようにしたＭＯＳゲートショットキートンネルトランジスタを作成した場合である。
【００２５】
この実施の形態のＭＯＳゲートショットキートンネルトランジスタは、例えば、つぎのようにして形成される。ｐ形の１０Ω・ｃｍの基板１にｎ形の１×１０16ｃｍ-3程度の不純物濃度をもつ２μｍ厚のエピタキシャル層をｐ形不純物拡散などによる絶縁分離でｎ形島状領域１１を形成した基板１０を用い、ＭＯＳゲートが形成される予定箇所で、このＭＯＳゲート直下の半導体部分表面領域にｎ形の高濃度不純物添加半導体層としての表面濃度が２×１０18ｃｍ-3程度の第１半導体層８をイオン注入により約０．２μｍ程度の深さに形成すると共に、ドレイン電極４４とｎ形島状領域１１とのオーム性接触のためのｎ＋領域であるドレイン４も同時に形成する。
【００２６】
このようにした基板１０の表面にフィールド酸化膜としての約０．２μｍの厚い熱酸化ＳｉＯ2 膜３０を形成する。つぎに、ゲート酸化膜３１のための約０．０２μｍの薄い熱酸化ＳｉＯ2 膜を厚い熱酸化ＳｉＯ2 膜３０の窓に形成し、ゲート金属３用の０．１μｍ厚程度のモリブデンシリサイド（ＭｏＳｉ2 ）薄膜が少なくともＭＯＳゲート直下の第１半導体層８に一部が重なるように形成した後、セルフアラインゲートにするために、ゲート金属３用のＭｏＳｉ2 薄膜の上からドライエッチによりゲート金属３を残した形でゲート酸化膜３１用の薄い熱酸化ＳｉＯ2 膜を貫き、ｎ形島状領域１１の表面の少なくともその一部が露出するように窓を開け、ショットキー金属７の形成のためのコバルト（Ｃｏ）を０．０２μｍ厚程度にスッパタリング形成する。
【００２７】
その後、ショットキー金属７であり、ソース２ともなるコバルトシリサイド（ＣｏＳｉ2 ）を形成するために、５５０℃で熱処理する。未反応のＣｏは、リン酸系のエッチャントで除去し、その後アルミニウム（Ａｌ）を０．４μｍ厚程度にスッパタリング形成する。その後、４８０℃で２０分間熱処理する。このときのＡｌの厚みと熱処理温度は、トンネルトランジスタの特性を左右するので重要である。４８０℃程度の温度で熱処理すると、ＣｏＳｉ2 中をＡｌが固体拡散で通り、ショットキー接合界面のＳｉ基板に到達し、Ｓｉと合金化する。
【００２８】
熱処理の冷却過程でＳｉの極めて薄い再結晶層中にＡｌが高濃度不純物として取り残され、第２半導体層９としての極めて薄い高濃度不純物のｐ＋層を形成する。このときのｐ＋層の不純物濃度はこの熱処理温度における固溶度で決まり、また、この温度でのＡｌの中には入り得るＳｉ原子の量は、０．７０ｗｔ．％であり（たとえば、Ｇ．Ｊ．ｖａｎ Ｇｕｒｐ Ｊ．Ａｐｐｌ．Ｐｈｙｓ．ｖｏｌ．５０，ｐ．６９２３，１９７９）、０．４μｍ厚のＡｌの中にＳｉは３ｎｍ程度しか入り込まない計算になる。
【００２９】
したがって、ＡｌとＳｉとの合金後の再結晶Ｓｉ層である第２半導体層９の極めて薄い高濃度不純物のｐ＋層の厚みも、Ａｌが全部Ｓｉと反応したとしても３ｎｍ程度となり、このＳｉの再結晶層のＡｌ不純物原子の濃度は約５×１０18ｃｍ-3程度の高濃度不純物のｐ＋層となる。ここで大切なのは、このような極めて薄い高濃度不純物のｐ＋層の厚みと濃度を、これに比べれば極めて厚いので制御しやすいＡｌの厚みとその合金温度の制御により微細に決定できるところにある。もちろん、アルミニウムばかりでなく、ｐ＋層の形成では、例えばスズにガリウムを合金化したものをアルミニウムの代わりにしても良い。
【００３０】
その後、未反応のＡｌ層をエッチング除去しておく。以上の工程で、ＬＳＩ製作工程で従来から用いられているその後の工程であるパッシベーッション膜３５のＰＳＧ膜、Ａｌ膜を用いたソース電極４２、ゲート電極３、ドレイン電極４４や他の素子や回路の配線を除けば、基本的な本発明のＭＯＳゲートショットキートンネルトランジスタ素子が完成する。
【００３１】
以上の工程により、ショットキー金属７でソース２となるコバルトシリサイドＣｏＳｉ2 （実際には、Ａｌが多少合金化されるので、この組成からは多少ずれ、Ｃｏ2 Ａｌ9 が形成されるとの報告がある。）は、５５０℃のコバルトシリサイド化の熱処理で、ゲート酸化膜３１の直下で、ゲート金属３端から０．０３μｍ程度入り込み、ここで元のショットキー金属７と第１半導体層８のｎ＋層からなるショットキートンネル接合中に極めて薄い第２半導体層９を有するトンネル接合がＭＯＳゲート直下に存在しゲート金属３とオーバーラップすることとなり、トンネル接合部がゲート金属３の電界の影響を充分受けることになる。
【００３２】
また、このゲート金属３端から０．０３μｍ程度潜り込み、すなわちゲート金属３の端からトンネル接合５の部分までのオーバーラップ寸法は、ショットキー電極２の形成のためのＣｏ金属層の厚みの制御で決まる。すなわち、Ｃｏ金属層とＳｉ基板１０とが合金化して、すべて反応してＣｏＳｉ2 が形成されると、Ｃｏ原子の１個に対して、Ｓｉ原子が２個の割合で合金化するので、その溶け込んだＳｉ層分だけＳｉ基板１０に潜り込むが、酸化膜界面では多少Ｓｉ原子の溶け込み分が少ないと予想され、０．０２μｍのＣｏ金属層の厚みに対してゲート酸化膜直下の界面では０．０３μｍ程度の潜り込みとなると予想される。
【００３３】
一般にフォトリソグラフィによる横方向の寸法精度は、非常に高度の技術や設備が必要であるが、膜厚の制御は単純な技術で高精度になり得るので、上述のゲート酸化膜直下の界面での潜り込み寸法の高精度の制御は比較的容易である。ショットキー金属７の下部においては、ショットキー金属７とｎ形島状領域１１との間に、また、ＭＯＳゲート直下においては、ショットキー金属７と第１半導体層８との間に、３ｎｍ程度の厚みで５×１０18ｃｍ-3程度の濃度の第２半導体層９の極めて薄い高濃度不純物のｐ＋層が形成される。
【００３４】
従って、もし、この極めて薄い高濃度不純物をもつ第２半導体層９としてのｐ＋層が存在していなければ、ショットキー金属７とｎ形表面濃度が２×１０18ｃｍ-3程度である高濃度不純物の第１半導体層８との間は、極めて狭いショットキートンネル接合となっており、キャリアとしての電子のトンネル効果によりほぼオーム性接触している。
【００３５】
しかし、第２半導体層９であるｐ＋層の存在により、このｐ＋層がキャリアとしての電子のトンネル透過を妨げる障壁となり、ゲート金属３に電圧を印加して第２半導体層９による障壁を低めるようにしなければ、ソース２とドレイン４間にドレイン電圧がゼロの付近では、ドレイン電流がほとんど流れない状態にある。このようなｐ＋層が存在しているときの空乏層はショットキー金属と第２半導体層９（ｐ＋層）との接合では第２半導体層９に、また第２半導体層９と第１半導体層８との間の接合では、これらの両側に形成されることになる。
【００３６】
以上のようにして形成したＭＯＳゲートショットキートンネルトランジスタの極めて薄いｐ＋層を挿むショットキー金属７とｎ＋層である第１半導体層８からなるダイオードが逆方向バイアスになるように、アース電位のソース電極４２とドレイン電極４４に負荷抵抗ＲＬを通して電源電圧ＶDDを印加しておき、ゲート電極３にソース電極４２に対して正の電圧になるようなゲート電圧Ｖｇをパラメータとしたドレイン電圧ＶD 対ドレイン電流ＩD の特性を図２に示す。
【００３７】
このようにして、例えば、図２から解るようにソース２であるショットキー金属７をアース電位にして、ドレイン４に正のドレイン電圧ＶD を２Ｖ印加しても、ゲート電圧Ｖｇが０Ｖのときには、ドレイン電流ＩD がほとんど流れない。しかし、ゲート電圧Ｖｇが＋２Ｖ、＋４Ｖのように印加していくと、同一のドレイン電圧ＶD である２Ｖにおいても、ドレイン電流ＩD が急激に上昇することになる。
【００３８】
これは上述のように、正のゲート電圧Ｖｇの印加により、第２半導体層９であるｐ＋層の障壁がＭＯＳゲート界面付近で低められ、ソース２からｐ＋層の障壁をトンネルで通るキャリアの電子と障壁を熱的に越えて第１半導体層８の方に移動するキャリアの電子による電流、すなわちドレイン電流が増大するからである。もちろん、第１半導体層８とドレイン４とは同一のｎ形不純物のｎ形島状領域１１を介してオーム性特性となっている。
【００３９】
上記のＭＯＳゲートショットキートンネルトランジスタでは、ドレイン４をｎ形のエピタキシャル層からなるｎ形島状領域１１をｐ形の基板１に形成した場合であるが、ｎ形島状領域１１として、エピタキシャル層ではなく不純物を拡散して形成しても良い。また、ｎ形島状領域１１が基板１の全体であるとしてｎ形の基板１を用いて、これにドレイン４を形成してもよい。この場合は、ドレイン４はｎ形の基板１のうち、どこに形成してもよく、例えば、ｎ形の基板１の裏面に形成してもよい。
【００４０】
また、図１の実施の形態では第１半導体層８とドレイン４が離れている場合の例であるが、図３の実施の形態のように第１半導体層８とドレイン４とを一体にしても良い。
【００４１】
また、図１および図３の実施の形態では、ｐ形の基板１にｎ形のエピタキシャル層からなるｎ形島状領域１１を形成している基板１０を用いた場合であるが、これとは逆に図４の実施の形態に示すようにｎ形の基板１にｐ形島状領域２１を形成して良く、このｐ形島状領域２１にソース２、ゲート金属３やドレイン４などを形成すればよい。この場合、一つのｐ形島状領域２１に多くのＭＯＳゲートショットキートンネルトランジスタ素子を形成したときには、ソース２を共通にする集積回路が作りやすい。
【００４２】
また、上述のＭＯＳゲートショットキートンネルトランジスタの作成工程では、先ずショットキー金属７であるコバルトシリサイドを形成後、アルミニウム膜（Ａｌ膜）を堆積させて、これを熱処理によりコバルトシリサイドを拡散または合金させながらコバルトシリサイドとＳｉとの界面に到達させてＡｌとＳｉとの合金反応を生じさせ、その後の冷却過程でＡｌを高濃度不純物として残存させるＳｉの再結晶層を形成させて極めて薄いｐ＋層を作成していた。
【００４３】
しかし、逆に先ず、極めて薄いｐ＋層が少なくともゲート酸化膜の下で第１半導体層８と接するようにＡｌ膜を合金形成しておき、未反応のＡｌ膜を除去後、ＣＶＤ等によりコバルトシリサイド薄膜を堆積させてショットキー金属７を作成し、ショットキー金属７と第１半導体層８との間に第２半導体層９である極めて薄いｐ＋層を形成するようにしてＭＯＳゲートショットキートンネルトランジスタを作成してもよい。
【００４４】
本発明のＭＯＳゲートショットキートンネルトランジスタの動作原理について、エネルギーバンド図である図５を用いて説明する。
【００４５】
図５（Ａ）は、本発明のＭＯＳゲートショットキートンネルトランジスタのゲート電圧Ｖｇ＝０Ｖのときで、ソース２であるショットキー金属７と第２半導体層９であるｐ＋層および第１半導体層８であるｎ＋層のうち、ＭＯＳゲート直下のＭＯＳ界面付近のエネルギーバンド図で、（Ａ−１）は、更にドレイン電圧ＶD ＝０Ｖの場合であり、（Ａ−２）は、ＶD ＝＋ＶD １（例えば＋ＶD １＝２Ｖ）の場合である。
【００４６】
図５（Ｂ）は、ゲート電圧Ｖｇがソース２に対して正の電圧Ｖｇ＝＋Ｖｇ１（例えば、Ｖｇ１＝２Ｖ）を印加したとのときの（Ａ）と同様のエネルギーバンド図で、（Ｂ−１）は、更にドレイン電圧ＶD ＝０Ｖの場合であり、（Ｂ−２）は、ＶD ＝＋ＶD １（例えば＋ＶD １＝２Ｖ）の場合である。
【００４７】
図５（Ａ）の（Ａ−１）と（Ａ−２）に示すように、ゲート電圧Ｖｇ＝０Ｖのときは、第２半導体層９であるｐ＋層の電子に対する高い障壁のために、ショットキー金属７と第１半導体層８であるｎ＋層との間の電子のトンネリング確率が極めて小さく、例えばｐＡ程度の極めて小さなドレイン電流ＩD しか流れない。しかし、ゲート電圧Ｖｇ＝０Ｖでも、例えばドレイン電圧ＶD を大きくして行くと、（Ａ−２）に示すように、ｐ＋層の障壁が下がり出すので、例えば、ＶD ＝５Ｖになると、ドレイン電流ＩD も例えばμＡからｍＡ程度の大きさになる。
【００４８】
また、図５（Ｂ）の（Ｂ−１）と（Ｂ−２）に示すように、ゲート電圧Ｖｇが例えばＶｇ＝＋４Ｖのときは、第２半導体層９であるｐ＋層の電子に対する高い障壁がゲートの電界効果のために下がると共に、第１半導体層８であるｎ＋層の伝導帯がＭＯＳゲート界面で蓄積層を形成するために、縮退が強くなり、ｐ＋層の障壁の幅が狭くなるので、ショットキー金属７と第１半導体層８であるｎ＋層との間の電子のトンネリング確率が極めて大きくなるし、室温付近の温度では熱的に励起されているキャリアである電子はｐ＋層の障壁を越えて移動できるようになる。
【００４９】
このようにして、（Ｂ−１）のようにドレイン電圧ＶD ＝０Ｖにおいては、キャリアである電子は左右打ち消されて、ドレイン電流ＩD が流れないが、例えばＶD ＝２Ｖになるとトンネル成分と熱励起成分の障壁を越えて移動する電子による大きなドレイン電流ＩD が観測されることになる。
【００５０】
なお、トンネル電子は、液体窒素の温度７７Ｋのような極低温でない限り必ずしもフェルミエネルギーＥｆ付近における成分ばかりでなく、熱的に励起されてｐ＋層の障壁の頂上より少し下の障壁のエネルギー領域部分をトンネルする、いわゆる、サーマルフィールドエミッション（ＴＦＥ）による電流成分が多いと考えられる。
【００５１】
図６の実施の形態は、ｐ形のシリコン（Ｓｉ）単結晶基板１にｎ形の１×１０16ｃｍ-3程度の不純物濃度をもつ３μｍ厚のｎ形島状領域１１にＭＯＳゲートショットキートンネルトランジスタを形成した場合である。
【００５２】
特にこの実施の形態では、ショットキー金属７とｎ形島状領域１１との間にもショットキー障壁ダイオードが形成され、ＭＯＳゲートショットキートンネルトランジスタの通常動作では、このショットキー障壁ダイオードは逆バイアスされるので、リーク電流は無視されるほど小さい状態であり、しかも第１半導体層８であるｎ＋層とドレイン４とが一体となっており、第２半導体層９のｐ＋層は、この第１半導体層８であるｎ＋層とその周辺に形成されたｎ形領域１２およびソース２であるショットキー金属７に囲まれているように形成される場合である。
【００５３】
したがって、ｎ形島状領域１１に形成される複数のＭＯＳゲートショットキートンネルトランジスタのそれぞれが、互いに絶縁分離されるようにした実施の形態であり、図６（Ａ）は、その平面図の概略図、図６（Ｂ）は、図６（Ａ）のｘ−ｘにおける断面図、図６（Ｃ）はそのソース２、第２半導体層９のｐ＋層、第１半導体層８のｎ＋層およびその周辺の断面図の拡大概略図である。
【００５４】
ここで、第１半導体層８であるｎ＋層は、その周辺に形成される深く拡散したｎ形領域１２の内側に浅くイオン注入技術により形成することができるし、逆に、第１半導体層８であるｎ＋層の表面濃度を高く保ったまま、その周辺にまで拡散させてｎ形領域１２を形成させることもできる。また、ｎ形領域１２などに囲まれた第２半導体層９のｐ＋層は、ショットキー金属７のゲート酸化膜３１側のほんの一部に例えばＡｌ膜を選択的に形成し、熱処理することにより形成できる。
【００５５】
図７の実施の形態は、図６の実施の形態のｎ形領域１２がショットキー金属７の全体を囲む構造にした場合の例で、ショットキー金属７周辺の拡大断面図の概略図である。一般にショットキー障壁ダイオードの逆方向耐圧は、低不純物濃度のｎ形半導体に形成した方がｐ形半導体に形成したときよりも大きいからである。
【００５６】
図８の実施の形態は、複数のＭＯＳゲートショットキートンネルトランジスタのそれぞれを互いに絶縁分離しやすいＳＯＩの基板１０を利用し、例えば０．１μｍ厚程度の非常に高抵抗のｐ形の半導体層（ｐ−層）２２に、図６の実施の形態のようなｎ形領域１２と第１半導体層８であるｎ＋層、更に第２半導体層９のｐ＋層がショットキー金属７とこれらの層に囲まれて、１個のＭＯＳゲートショットキートンネルトランジスタが絶縁分離されるようにした実施の形態である。もちろん、図７の実施の形態のようにｎ形領域１２で第１半導体層８の反対側のショットキー金属７も囲むようにしても良い。
【００５７】
図９の実施の形態は、図８の実施の形態と同様のＳＯＩの基板１０に集積回路として、補償形のＭＯＳ（ＣＭＯＳ）ゲートショットキートンネルトランジスタを複数形成したときのその１組のＣＭＯＳゲートショットキートンネルトランジスタの構造の実施の形態を示したもので、これらの１組を酸化膜（ＳｉＯ2 膜）で他の素子と絶縁分離した場合である。
【００５８】
上述までのｎ形の第１半導体層８でｐ形の第２半導体層９を持つＭＯＳゲートショットキートンネルトランジスタをｎチャンネル形と呼ぶこととし、それぞれの符号に添字ｎを例えば８ｎ、９ｎのように付ける。また、これに対して逆のｐ形の第１半導体層８でｎ形の第２半導体層９を持つＭＯＳゲートショットキートンネルトランジスタをｐチャンネル形と呼ぶこととし、それぞれの符号に添字ｐを例えば８ｐ、９ｐのように付ける。
【００５９】
ｐチャンネル形のＭＯＳゲートショットキートンネルトランジスタのｎ形の第２半導体層９ｐは、上述のｐ形の第２半導体層９ｎの作成時のＡｌ膜の代わりに、例えば、スズ（Ｓｎ）や金（Ａｕ）に砒素（Ａｓ）やアンチモン（Ｓｂ）を数％程度混入させた金属を真空蒸着した後熱処理すればよい。このとき例えば砒素入りスズを用いると、これとＳｉとが合金を作り、再結晶Ｓｉには高濃度の砒素が残存し、極めて薄い高濃度の第２半導体層９ｎが形成される。他のソース２ｎ、２ｐやドレイン４ｎ、４ｐ、さらにゲート金属３ｎ、３ｐ、パッシベーション膜３５、電極や配線など、従来の集積回路技術で作成される。
【００６０】
もちろん、各ＣＭＯＳゲートショットキートンネルトランジスタを１組ずつ絶縁分離しないで、例えば１個または１組のドレインを外部配線に依らずに半導体の共通ドレインにして複数個のＭＯＳゲートショットキートンネルトランジスタやＣＭＯＳゲートショットキートンネルトランジスタを一まとめにする事もできる。
【００６１】
上述のＭＯＳゲートショットキートンネルトランジスタのゲート電極３として、作成の容易さからシリサイドを用いた例であったが、普通の金属であるＰｔ、Ａｌ、Ａｕなどの純金属や２層金属、さらには、純金属同士の合金でも良い。
【００６２】
図１０の実施の形態は、上記の図９に示した１組のＣＭＯＳゲートショットキートンネルトランジスタの等価回路である。ｐチャンネルとｎチャンネルのＭＯＳゲートショットキートンネルトランジスタは、それぞれのドレインＤｐとＤｎおよびゲートＧｐとＧｎとが金属電極でそれぞれ短絡されており、直列に接続され、ｐチャンネルのソースＳｐに外部直流電源ＶDDに接続され、ｎチャンネルのソースＳｎが接地されている場合の実施の形態の等価回路である。
【００６３】
図１１の実施の形態は、本発明のＭＯＳゲートショットキートンネルトランジスタを従来のダイナミックメモリセルの転送用トランジスタとして利用した実施の形態を示したものである。ビット線をドレインに、ワード線をゲートに、メモリ用キャパシタＣｓｔをソースに接続する。
【００６４】
本発明のＭＯＳゲートショットキートンネルトランジスタを高密度集積回路として、２次元ばかりではなく、図示しないが絶縁層を介して３次元的に積み上げた構造にすることも容易である。特に構造が単純なので、ＭＯＳゲートショットキートンネルトランジスタを形成する半導体層を単結晶はもちろんのこと、多結晶半導体あるいはアモルファス半導体とすることもできる。
【００６５】
また、これらの個別の集積回路を他の種類のトランジスタ、インダクタや大容量コンデンサ等と共にハイブリッド構造として組み立てて、一つの機能デバイスとすることができる。
【００６６】
また、ショットキー金属７の代わりに、極めて高濃度の半導体を用いても同様のトランジスタ特性が得られるがトンネル確率が小さく、やはり空乏層がほとんど広がらないショットキー金属７を用いた方がトンネル接合が狭くなり好適である。
【００６７】
本発明のＭＯＳゲートショットキートンネルトランジスタは、本実施の形態に限定されるものではなく、本発明の主旨および作用・効果が同様ならば如何様にも変形してもよいことはもちろんである。
【００６８】
【発明の効果】
以上説明したように、本発明のＭＯＳゲートショットキートンネルトランジスタは、高濃度の半導体と金属の接合であるショットキートンネル接合中に高濃度不純物の極めて薄い層で、元のショットキートンネル接合を構成していた高濃度の半導体とは異なる伝導形の高濃度の半導体層を少なくともＭＯＳ界面に設け、この半導体層の障壁の高さと幅をＭＯＳゲートの印加電圧による電界効果により変化させて、ドレイン電流を制御するようにしたトランジスタで、本出願人が先に発明したトンネルトランジスタ（ＵＳ．Ｐａｔｅｎｔ ５５５２６２２）とＭＯＳゲートショットキー障壁トランジスタ（特願平８ー２７１５８）を更に改良したもので、先の発明のようにゲート印加電圧の調節でショットキー障壁の幅を変化させたり、等価的なショットキー障壁高さを変化させるのではなく、挿入した極めて薄い濃度の半導体層の障壁の高さと幅とを同時に変化できるようにして、同一の寸法でも相互コンダクタンスＧmを大きくできるようにしたものである。
【００６９】
疑似単一のトンネル接合を持つ単純な構造で、接合部も０．０１μｍ以下の極めて小形の接合にすることができると共に、低電圧駆動が可能で、絶縁層上の極めて薄い半導体層に集積化できるので容易に３次元的集積回路も製作できる。また、トンネル電流と極めて薄い障壁を越えて移動するキャリアの流れによる電流の合成電流となるので、スイッチングトランジスタ、ＣＭＯＳトランジスタなどとして超小形で高速化が可能になり、高入力インピーダンスで高密度集積化可能な高効率のトランジスタおよび集積回路となる。
【図面の簡単な説明】
【図１】 本発明のＭＯＳゲートショットキートンネルトランジスタの一実施の形態の断面の概略図で、ｎチャンネル形として実施し、ドレイン４と第１半導体層８とが分離している場合である。
【図２】 本発明のＭＯＳゲートショットキートンネルトランジスタのゲート電圧Ｖｇをパラメータとしたドレイン電圧ＶD 対ドレイン電流ＩD の特性の一例である。
【図３】 本発明のＭＯＳゲートショットキートンネルトランジスタの他の一実施の形態を示したもので、ｎチャンネル形で、ドレイン４と第１半導体層８とが一体になっている場合である。
【図４】 本発明のＭＯＳゲートショットキートンネルトランジスタの他の一実施の形態を示したものである。
【図５】 本発明のＭＯＳゲートショットキートンネルトランジスタの動作を説明するためのＭＯＳ界面付近のエネルギーバンド図であり、図５（Ａ）はゲート電圧Ｖｇ＝０Ｖのときのエネルギーバンド図で、図５（Ｂ）はゲート電圧Ｖｇに正の電圧Ｖｇ＝＋Ｖｇ１を印加したときのエネルギーバンド図である。
【図６】 本発明のＭＯＳゲートショットキートンネルトランジスタの他の一実施の形態を示したもので、第２半導体層９がショットキー金属７、ｎ形領域１２と第１半導体層８に囲まれ、それぞれのＭＯＳゲートショットキートンネルトランジスタ互いに絶縁分離し易いように実施した場合である。図６（Ａ）は平面概略図、図６（Ｂ）は図６（Ａ）のｘ−ｘにおける断面概略図、図６（Ｃ）はそのＭＯＳ界面付近の拡大図である。
【図７】 本発明のＭＯＳゲートショットキートンネルトランジスタの他の一実施の形態を示したもので、前図６のｎ形領域１２がショットキー金属７をも囲むようにした場合の例である。
【図８】 本発明のＭＯＳゲートショットキートンネルトランジスタの他の一実施の形態を示したもので、ＳＯＩ基板にトランジスタを形成した場合の例である。
【図９】 本発明のＭＯＳゲートショットキートンネルトランジスタをＣＭＯＳゲートショットキートンネルトランジスタとして実施した一実施の形態を示したもので、ＳＯＩ基板にトランジスタを形成した場合の例である。
【図１０】 図９に示したＣＭＯＳゲートショットキートンネルトランジスタの等価回路である。
【図１１】 本発明のＭＯＳゲートショットキートンネルトランジスタをダイナミックメモリセルとして利用した一実施の形態を示したものである。
【符号の説明】
１，１０ 基板
２，２ｎ，２ｐ ソース
３，３ｎ，３ｐ ゲート金属
４，４ｎ，４ｐ ドレイン
５ トンネル接合
７，７ｎ，７ｐ ショットキー金属
８，８ｎ，８ｐ 第１半導体層
９，９ｎ，９ｐ 第２半導体層
１１ ｎ形島状領域
１２ ｎ形領域
２１ ｐ形島状領域
２２ ｐ形領域
３０ フィールド酸化膜
３１，３１ｎ，３１ｐ ゲート酸化膜
４２，４２ｎ，４２ｐ ソース電極
４３，４３ｎ，４３ｐ ゲート電極
４４，４４ｎ，４４ｐ ドレイン電極

Claims (8)

  1. ソース２となるショットキー金属７と第１半導体層８との間に形成されるショットキー接合上に絶縁薄膜を介してゲート金属３を設けた構造のＭＯＳゲートショットキートンネルトランジスタにおいて、
    少なくともゲート金属３の直下のＭＯＳ界面に当たる基板の半導体部分の表面領域にドレイン４と同一の伝導形の高不純物濃度の第１半導体層８があること、
    少なくともゲート金属３の直下のＭＯＳ界面付近における第１半導体層８とショットキー金属７との間に第１半導体層８とは異なる伝導形の高不純物濃度で、かつゲート金属３に所定の電圧を印加した状態でトンネル電流が生じ得る厚さからなる第２半導体層９を有すること、
    第１半導体層８は、もし第２半導体層９がなければショットキー金属７と第１半導体層８とが形成するショットキー接合がショットキートンネル接合となり、ゲート金属３に電圧印加しない状態でも、トンネル電流によるドレイン電流が流れる程度の大きな不純物濃度であること、
    高不純物濃度の第２半導体層９は、ショットキー金属７と第１半導体層８間のトンネル接合の障壁となり、前記障壁はゲート金属３に電圧を印加しない状態でドレイン電流が流れない高さと厚みを有していること、
    ゲート金属３の電圧印加により第２半導体層９の障壁の高さを低めたとき、第２半導体層９の障壁をトンネルにより透過するキャリアと第２半導体層９の障壁を越えて流れるキャリアとの合計によるドレイン電流が流れるように構成してあること、
    を特徴とするＭＯＳゲートショットキートンネルトランジスタ。
  2. 第１半導体層８とドレイン４とが同一である請求項１記載のＭＯＳゲートショットキートンネルトランジスタ。
  3. 基板の半導体部分のうち少なくともドレイン４を形成している領域とドレイン４とが同一の伝導形である請求項１または２記載のＭＯＳゲートショットキートンネルトランジスタ。
  4. 基板の半導体部分のうち少なくともドレイン４を形成している領域とドレイン４とが異なる伝導形である請求項１または２記載のＭＯＳゲートショットキートンネルトランジスタ。
  5. 請求項３または４記載、または請求項３と４記載の複数のＭＯＳゲートショットキートンネルトランジスタの組み合わせを有する集積回路。
  6. ＳＯＩ基板に形成した請求項５記載の集積回路。
  7. 少なくとも３次元的に多層化した３次元集積回路のうち、１つ以上の半導体層に請求項５記載の集積回路を形成してある３次元集積回路。
  8. 請求項５、６または７記載の集積回路、もしくはこれらの組み合わせの集積回路を、抵抗素子やコンデンサなどの他の素子と共に有機的に組み合わせたハイブリッド集積回路。
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