JP2001244469A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 熱処理に伴うシリコン原子の凝集を抑制し、
安定したソース／ドレイン形状を有する電界効果トラン
ジスタを提供する。 【解決手段】 本発明の電解効果トランジスタは、シリ
コン層１１、埋め込み酸化膜（ＢＯＸ酸化膜）１２、Ｓ
ＯＩ層１３を順に積層した基板を用いて製造され、ＳＯ
Ｉ層１３に形成された素子分離層２１を備え、素子分離
層２１によって定義される活性化層１９の主面側の角部
２０を覆うような庇部１８を備えたものである。
安定したソース／ドレイン形状を有する電界効果トラン
ジスタを提供する。 【解決手段】 本発明の電解効果トランジスタは、シリ
コン層１１、埋め込み酸化膜（ＢＯＸ酸化膜）１２、Ｓ
ＯＩ層１３を順に積層した基板を用いて製造され、ＳＯ
Ｉ層１３に形成された素子分離層２１を備え、素子分離
層２１によって定義される活性化層１９の主面側の角部
２０を覆うような庇部１８を備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Silicon
on insulator）基板上に形成された電界効果トランジス
タ（ＦＥＴ：Field Effect Transistor）に係り、特
に、ソース／ドレイン領域形成後、ソース／ドレイン領
域にのみ選択的にエピタキシャル成長を施して製造され
るエレベーティッドソース／ドレイン構造を持つ電界効
果トランジスタおよびその製造方法に関するものであ
る。
on insulator）基板上に形成された電界効果トランジス
タ（ＦＥＴ：Field Effect Transistor）に係り、特
に、ソース／ドレイン領域形成後、ソース／ドレイン領
域にのみ選択的にエピタキシャル成長を施して製造され
るエレベーティッドソース／ドレイン構造を持つ電界効
果トランジスタおよびその製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、従来のバルク半導体基板に代わ
り、ＳＯＩ基板上に電解効果トランジスタを形成するこ
とが行なわれている。ＳＯＩ−ＦＥＴは、構造的に寄生
容量が小さく、ラッチアップフリーであり、ソフトエラ
ー率が低く、素子分離が比較的容易等の長所を持ってい
る。このため、近年では、高速・低消費電力ＬＳＩへの
適用可能性について、大きな関心が向けられている。完
全空乏型ＳＯＩ−ＦＥＴでは、ゲート電極下に形成され
る空乏層がＳＯＩ層下の埋め込み酸化膜まで到達するた
め、空乏層容量が小さくなり、サブスレッショルド係数
がほぼ理想値まで小さくなる利点がある。
り、ＳＯＩ基板上に電解効果トランジスタを形成するこ
とが行なわれている。ＳＯＩ−ＦＥＴは、構造的に寄生
容量が小さく、ラッチアップフリーであり、ソフトエラ
ー率が低く、素子分離が比較的容易等の長所を持ってい
る。このため、近年では、高速・低消費電力ＬＳＩへの
適用可能性について、大きな関心が向けられている。完
全空乏型ＳＯＩ−ＦＥＴでは、ゲート電極下に形成され
る空乏層がＳＯＩ層下の埋め込み酸化膜まで到達するた
め、空乏層容量が小さくなり、サブスレッショルド係数
がほぼ理想値まで小さくなる利点がある。
【０００３】微細なゲート長の完全空乏型ＳＯＩ−ＦＥ
Ｔを実現するためには、チャネル領域の不純物濃度を高
め、ソース／ドレイン領域からの空乏層の延びを抑え、
チャージシェア係数を大きくすることでショートチャネ
ル効果を抑える必要がある。一方、チャネル部の不純物
濃度を高くするとゲート電極下の空乏層の広がりが狭く
なるため、完全空乏型動作（空乏層が埋め込み酸化膜ま
で到達）のためにはＳＯＩ層膜厚を薄くする必要があ
る。ゲート長が０．２μｍ以下では、ＳＯＩ層膜厚を２
０〜５０ｎｍまで薄くしなければならない。このため、
ソース／ドレイン抵抗が高くなり、トランジスタ特性が
劣化してしまう。
Ｔを実現するためには、チャネル領域の不純物濃度を高
め、ソース／ドレイン領域からの空乏層の延びを抑え、
チャージシェア係数を大きくすることでショートチャネ
ル効果を抑える必要がある。一方、チャネル部の不純物
濃度を高くするとゲート電極下の空乏層の広がりが狭く
なるため、完全空乏型動作（空乏層が埋め込み酸化膜ま
で到達）のためにはＳＯＩ層膜厚を薄くする必要があ
る。ゲート長が０．２μｍ以下では、ＳＯＩ層膜厚を２
０〜５０ｎｍまで薄くしなければならない。このため、
ソース／ドレイン抵抗が高くなり、トランジスタ特性が
劣化してしまう。
【０００４】ソース／ドレイン抵抗を低減する方法とし
て、例えば、ソース／ドレイン領域にチタン（Ｔｉ）や
コバルト（Ｃｏ）のシリサイド層を選択的に形成するサ
リサイドプロセスが用いられている。しかしながら、Ｓ
ＯＩ層膜厚が５０ｎｍより薄くなると、シリサイド層形
成が困難になることが知られている。シリサイド層が埋
め込み酸化膜まで到達するように形成された場合、凝集
が発生し易くなり、高抵抗化、チャネル領域とソース／
ドレイン領域の断裂の可能性が生じる。ＳＯＩ層を残し
てシリサイド化した場合、シリサイド層の抵抗が十分低
くならない、あるいは、細線部にシリサイド層が形成さ
れないといった問題が生じる。
て、例えば、ソース／ドレイン領域にチタン（Ｔｉ）や
コバルト（Ｃｏ）のシリサイド層を選択的に形成するサ
リサイドプロセスが用いられている。しかしながら、Ｓ
ＯＩ層膜厚が５０ｎｍより薄くなると、シリサイド層形
成が困難になることが知られている。シリサイド層が埋
め込み酸化膜まで到達するように形成された場合、凝集
が発生し易くなり、高抵抗化、チャネル領域とソース／
ドレイン領域の断裂の可能性が生じる。ＳＯＩ層を残し
てシリサイド化した場合、シリサイド層の抵抗が十分低
くならない、あるいは、細線部にシリサイド層が形成さ
れないといった問題が生じる。
【０００５】このような背景から、現在では、サリサイ
ドプロセスを実施する前のソース／ドレイン領域上にシ
リコン層を選択エピタキシャル成長させ、ソース／ドレ
イン領域のシリコン層を厚くした後、シリサイド層を形
成する方法が採用されている。
ドプロセスを実施する前のソース／ドレイン領域上にシ
リコン層を選択エピタキシャル成長させ、ソース／ドレ
イン領域のシリコン層を厚くした後、シリサイド層を形
成する方法が採用されている。
【０００６】
【発明が解決しようとする課題】しかしながら、シリコ
ン層を選択エピタキシャル成長するプロセスでは、ＳＯ
Ｉ層表面上の自然酸化膜を除去するために、水素雰囲気
中で少なくとも９３０℃以上の高温の熱処理を行なう必
要があった。このような選択エピタキシャル成長プロセ
スにおける温度プロファイルを用いると、高温の熱処理
中にＳＯＩ層パターンの端部からシリコン原子が凝集を
始めてしまうという問題点が確認されている。この結
果、ＳＯＩ層におけるソース／ドレイン領域の形状が崩
壊してしまい、ＳＯＩ−ＦＥＴが実現できない恐れがあ
る。本発明は、熱処理に伴うシリコン原子の凝集を抑制
し、安定したソース／ドレイン形状を有する電界効果ト
ランジスタの提供を目的とする。
ン層を選択エピタキシャル成長するプロセスでは、ＳＯ
Ｉ層表面上の自然酸化膜を除去するために、水素雰囲気
中で少なくとも９３０℃以上の高温の熱処理を行なう必
要があった。このような選択エピタキシャル成長プロセ
スにおける温度プロファイルを用いると、高温の熱処理
中にＳＯＩ層パターンの端部からシリコン原子が凝集を
始めてしまうという問題点が確認されている。この結
果、ＳＯＩ層におけるソース／ドレイン領域の形状が崩
壊してしまい、ＳＯＩ−ＦＥＴが実現できない恐れがあ
る。本発明は、熱処理に伴うシリコン原子の凝集を抑制
し、安定したソース／ドレイン形状を有する電界効果ト
ランジスタの提供を目的とする。
【０００７】
【課題を解決するための手段】本発明の電解効果トラン
ジスタは、第１の半導体基板と、第１の半導体基板上に
形成された第１の絶縁層と、第１の絶縁層上に形成され
た第２の半導体基板と、第２の半導体基板に形成された
素子分離層と、素子分離層によって定義される活性化層
の主面側角部を覆うように形成された第２の絶縁層とを
備えたことを特徴とするものである。
ジスタは、第１の半導体基板と、第１の半導体基板上に
形成された第１の絶縁層と、第１の絶縁層上に形成され
た第２の半導体基板と、第２の半導体基板に形成された
素子分離層と、素子分離層によって定義される活性化層
の主面側角部を覆うように形成された第２の絶縁層とを
備えたことを特徴とするものである。
【０００８】本発明の電界効果トランジスタの製造方法
は、第１の半導体層、第１の絶縁層、第２の半導体層を
順に積層した基板を準備する工程と、第２の半導体層に
素子分離層を形成する工程と、基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、素子分離層によっ
て定義される活性化層の主面側角部を覆うように第２の
絶縁層を形成する工程と、ゲート電極および第２の絶縁
膜をマスクとして、選択エピタキシャル成長法により第
３の半導体層を形成する工程とを含むことを特徴とする
ものである。
は、第１の半導体層、第１の絶縁層、第２の半導体層を
順に積層した基板を準備する工程と、第２の半導体層に
素子分離層を形成する工程と、基板上にゲート絶縁膜を
介してゲート電極を形成する工程と、素子分離層によっ
て定義される活性化層の主面側角部を覆うように第２の
絶縁層を形成する工程と、ゲート電極および第２の絶縁
膜をマスクとして、選択エピタキシャル成長法により第
３の半導体層を形成する工程とを含むことを特徴とする
ものである。
【０００９】
【発明の実施の形態】第１の実施形態 図２は、ＳＯＩ層の凝集の様子を示す説明図である。Ｓ
ＯＩ基板１０は、シリコン層１１上に埋め込み酸化膜
（ＢＯＸ酸化膜）１２、ＳＯＩ層１３が順に積層された
基板である。ＳＯＩ層１３には、素子分離のためのフィ
ールド酸化膜１４が形成され、また、フィールド酸化膜
１４により活性化層１９が定義される。フィールド酸化
膜１４と活性化層１９の界面において、活性化層１９の
主面側には角部２０が生じている。角部２０は、フィー
ルド酸化膜の横方向への食い込み、所謂、バースビーク
により生じるものである。ＳＯＩ基板１０上には、周知
のＭＯＳＦＥＴ形成プロセスによって、ゲート酸化膜１
５、ゲート電極１６、シリコン酸化膜からなるサイドウ
ォール１７が形成されている。この後、ソース／ドレイ
ン領域を形成するＳＯＩ層１３上に、図示しないシリコ
ン層が選択エピタキシャル成長法により形成される。
ＯＩ基板１０は、シリコン層１１上に埋め込み酸化膜
（ＢＯＸ酸化膜）１２、ＳＯＩ層１３が順に積層された
基板である。ＳＯＩ層１３には、素子分離のためのフィ
ールド酸化膜１４が形成され、また、フィールド酸化膜
１４により活性化層１９が定義される。フィールド酸化
膜１４と活性化層１９の界面において、活性化層１９の
主面側には角部２０が生じている。角部２０は、フィー
ルド酸化膜の横方向への食い込み、所謂、バースビーク
により生じるものである。ＳＯＩ基板１０上には、周知
のＭＯＳＦＥＴ形成プロセスによって、ゲート酸化膜１
５、ゲート電極１６、シリコン酸化膜からなるサイドウ
ォール１７が形成されている。この後、ソース／ドレイ
ン領域を形成するＳＯＩ層１３上に、図示しないシリコ
ン層が選択エピタキシャル成長法により形成される。
【００１０】選択エピタキシャル成長法によるシリコン
層形成工程において、所定の温度以上の熱処理により、
ＳＯＩ層１３は凝集を始める。凝集について、図２の点
線円内拡大図を用いて説明する。ＳＯＩ層１３の凝集
は、Ａの位置（角部２０）のシリコン原子のマイグレー
ションが発生することから始まると一般的に考えられて
いる。シリコン結晶が角立った部分（Ａの位置）の方
が、シリコン結晶が平坦な部分（Ｂの位置）よりも結晶
状態を保つために多くのエネルギーを必要としているた
め、シリコン原子のマイグレーションが起こりやすい。
また、Ｃの位置のシリコン原子は、フィールド酸化膜１
４により覆われているため、ＡやＢの位置のシリコン原
子よりマイグレーションが起こりにくい。
層形成工程において、所定の温度以上の熱処理により、
ＳＯＩ層１３は凝集を始める。凝集について、図２の点
線円内拡大図を用いて説明する。ＳＯＩ層１３の凝集
は、Ａの位置（角部２０）のシリコン原子のマイグレー
ションが発生することから始まると一般的に考えられて
いる。シリコン結晶が角立った部分（Ａの位置）の方
が、シリコン結晶が平坦な部分（Ｂの位置）よりも結晶
状態を保つために多くのエネルギーを必要としているた
め、シリコン原子のマイグレーションが起こりやすい。
また、Ｃの位置のシリコン原子は、フィールド酸化膜１
４により覆われているため、ＡやＢの位置のシリコン原
子よりマイグレーションが起こりにくい。
【００１１】以上のことから、ある温度の熱処理では、
シリコン原子はＡの位置、Ｂの位置、Ｃの位置の順にマ
イグレーションを開始することが理解できる。言い換え
れば、Ｃの位置のシリコン原子が高温の熱処理に対して
最もマイグレーションが起こりにくいのである。
シリコン原子はＡの位置、Ｂの位置、Ｃの位置の順にマ
イグレーションを開始することが理解できる。言い換え
れば、Ｃの位置のシリコン原子が高温の熱処理に対して
最もマイグレーションが起こりにくいのである。
【００１２】図６は、温度とＳＯＩ層の凝集の関係を示
す説明図である。縦軸（Ｌagg）は、選択エピタキシャ
ル成長法によるシリコン層形成時の様々な温度の熱処理
により、ＳＯＩ層１３とフィールド酸化膜１４の境界か
ら凝集が進行した距離（agglom-eration）を表してい
る。横軸（ＴSOI）は、ＳＯＩ層１３の膜厚を表してい
る。それぞれの熱処理温度におけるグラフは、ＳＯＩ層
１３の臨界膜厚を示している。今後益々のＳＯＩ層１３
の薄膜化に伴い、選択エピタキシャル成長法によるシリ
コン層形成時の熱処理はより低い温度で行なう必要があ
るということが容易に理解される。
す説明図である。縦軸（Ｌagg）は、選択エピタキシャ
ル成長法によるシリコン層形成時の様々な温度の熱処理
により、ＳＯＩ層１３とフィールド酸化膜１４の境界か
ら凝集が進行した距離（agglom-eration）を表してい
る。横軸（ＴSOI）は、ＳＯＩ層１３の膜厚を表してい
る。それぞれの熱処理温度におけるグラフは、ＳＯＩ層
１３の臨界膜厚を示している。今後益々のＳＯＩ層１３
の薄膜化に伴い、選択エピタキシャル成長法によるシリ
コン層形成時の熱処理はより低い温度で行なう必要があ
るということが容易に理解される。
【００１３】図１は、本発明の第１の実施形態を示す断
面図である。図２と重複する構成に対しては、同一の符
号を付与するとともにその説明を省略する。素子分離層
２１は、活性化層１９の主面側の角部２０を覆う庇部１
８を有している。庇部１８を有する素子分離層２１は、
シリコン原子が凝集を始める温度では形状を変化させな
い材料から構成される必要がある。本実施形態ではシリ
コン酸化膜を用いた例を説明したが、シリコン窒化膜等
を用いることも可能である。この結果、図２のＡの位置
（角部２０）は、Ｃの位置と同じ状態となるため、後工
程における高温の熱処理に対してシリコン原子のマイグ
レーションが起こりにくくなる。
面図である。図２と重複する構成に対しては、同一の符
号を付与するとともにその説明を省略する。素子分離層
２１は、活性化層１９の主面側の角部２０を覆う庇部１
８を有している。庇部１８を有する素子分離層２１は、
シリコン原子が凝集を始める温度では形状を変化させな
い材料から構成される必要がある。本実施形態ではシリ
コン酸化膜を用いた例を説明したが、シリコン窒化膜等
を用いることも可能である。この結果、図２のＡの位置
（角部２０）は、Ｃの位置と同じ状態となるため、後工
程における高温の熱処理に対してシリコン原子のマイグ
レーションが起こりにくくなる。
【００１４】図３は、本発明の第１の実施形態を示す平
面図である。特に、図１の点線円内拡大図部分の平面図
である。平面的にみると、素子分離領域３１により定義
された活性化領域３９の主面側の端部３０において最も
マイグレーションが起こりやすいことになる。したがっ
て、本発明の第１の実施形態を平面的にみると、活性化
領域３９の主面側の端部３０は、素子分離領域３１が持
つ庇部３８により覆われている必要がある。
面図である。特に、図１の点線円内拡大図部分の平面図
である。平面的にみると、素子分離領域３１により定義
された活性化領域３９の主面側の端部３０において最も
マイグレーションが起こりやすいことになる。したがっ
て、本発明の第１の実施形態を平面的にみると、活性化
領域３９の主面側の端部３０は、素子分離領域３１が持
つ庇部３８により覆われている必要がある。
【００１５】本発明の第１の実施形態によれば、活性化
領域の主面側の角部（端部）を覆う庇部を有する素子分
離層（領域）を採用したので、ＳＯＩ層の凝集を抑制す
ることができる。この結果、選択エピタキシャル成長法
によるシリコン層の形成を安定して行うことができる。
領域の主面側の角部（端部）を覆う庇部を有する素子分
離層（領域）を採用したので、ＳＯＩ層の凝集を抑制す
ることができる。この結果、選択エピタキシャル成長法
によるシリコン層の形成を安定して行うことができる。
【００１６】第２の実施形態 図４は、本発明の第２の実施形態を示す説明図である。
ＳＯＩ基板４０は、シリコン層４１上に埋め込み酸化膜
（ＢＯＸ酸化膜）４２、ＳＯＩ層４３が順に積層された
基板である。ＳＯＩ層４３には、素子分離のためのフィ
ールド酸化膜４４が形成され、また、フィールド酸化膜
４４により活性化層４９が定義される。第１の実施形態
と同様、フィールド酸化膜４４と活性化層４９の界面に
おいて、活性化層４９の主面側には角部５０が生じてい
る。ＳＯＩ基板４０上には、周知のＭＯＳＦＥＴ形成プ
ロセスにより、ゲート酸化膜４５、ゲート電極４６、シ
リコン酸化膜からなるサイドウォール４７が形成されて
いる。
ＳＯＩ基板４０は、シリコン層４１上に埋め込み酸化膜
（ＢＯＸ酸化膜）４２、ＳＯＩ層４３が順に積層された
基板である。ＳＯＩ層４３には、素子分離のためのフィ
ールド酸化膜４４が形成され、また、フィールド酸化膜
４４により活性化層４９が定義される。第１の実施形態
と同様、フィールド酸化膜４４と活性化層４９の界面に
おいて、活性化層４９の主面側には角部５０が生じてい
る。ＳＯＩ基板４０上には、周知のＭＯＳＦＥＴ形成プ
ロセスにより、ゲート酸化膜４５、ゲート電極４６、シ
リコン酸化膜からなるサイドウォール４７が形成されて
いる。
【００１７】本実施形態の特徴は、角部５０が絶縁膜４
８によって覆われていることにある。絶縁膜４８は、シ
リコン原子が凝集を始める温度では形状を変化させない
材料から構成される必要がある。好適には、シリコン酸
化膜やシリコン窒化膜を用いるのが望ましい。この結
果、図２のＡの位置（角部５０）は、Ｃの位置と同じ状
態となるため、後工程における高温の熱処理に対してシ
リコン原子のマイグレーションが起こりにくくなる。
８によって覆われていることにある。絶縁膜４８は、シ
リコン原子が凝集を始める温度では形状を変化させない
材料から構成される必要がある。好適には、シリコン酸
化膜やシリコン窒化膜を用いるのが望ましい。この結
果、図２のＡの位置（角部５０）は、Ｃの位置と同じ状
態となるため、後工程における高温の熱処理に対してシ
リコン原子のマイグレーションが起こりにくくなる。
【００１８】次に、本実施形態の製造方法を説明する。
図５は、本発明の第２の実施形態の製造方法を示す工程
図である。ここでは、ＳＯＩ−ＮＭＯＳＦＥＴを例に説
明する。
図５は、本発明の第２の実施形態の製造方法を示す工程
図である。ここでは、ＳＯＩ−ＮＭＯＳＦＥＴを例に説
明する。
【００１９】基板は、シリコン層４１、ＢＯＸ酸化膜４
２、ＳＯＩ層４３を順に積層したＳＯＩ基板４０を用い
る。ＳＯＩ層４３の厚さは、ＭＯＳＦＥＴの最終構造に
より異なるが、本実施形態では最終的に２０ｎｍとなる
ように調整する。続いて、ＳＯＩ層４３にフィールド酸
化膜４４を形成し、このフィールド酸化膜４４により活
性化層４９を定義する。さらに、ゲート酸化膜４５、ゲ
ート電極４６、サイドウォール４７を形成する。サイド
ウォール４７は、１０ｎｍのシリコン酸化膜を堆積した
後、エッチバックを行なうことで形成される（図５
（ａ））。
２、ＳＯＩ層４３を順に積層したＳＯＩ基板４０を用い
る。ＳＯＩ層４３の厚さは、ＭＯＳＦＥＴの最終構造に
より異なるが、本実施形態では最終的に２０ｎｍとなる
ように調整する。続いて、ＳＯＩ層４３にフィールド酸
化膜４４を形成し、このフィールド酸化膜４４により活
性化層４９を定義する。さらに、ゲート酸化膜４５、ゲ
ート電極４６、サイドウォール４７を形成する。サイド
ウォール４７は、１０ｎｍのシリコン酸化膜を堆積した
後、エッチバックを行なうことで形成される（図５
（ａ））。
【００２０】フィールド酸化膜４４と活性化層４９の界
面において、活性化層４９の主面側の角部５０が生じて
いる。この角部５０が覆われるように絶縁膜４８を形成
する。例えば、ＣＶＤにより１０ｎｍ程度のシリコン酸
化膜を堆積し、ホトリソグラフィ技術によりパターニン
グを行なう。ここでは、シリコン酸化膜４８がフィール
ド酸化膜４４の端部から５ｎｍ程度、活性化層４９を覆
った様子が示されている（図５（ｂ））。
面において、活性化層４９の主面側の角部５０が生じて
いる。この角部５０が覆われるように絶縁膜４８を形成
する。例えば、ＣＶＤにより１０ｎｍ程度のシリコン酸
化膜を堆積し、ホトリソグラフィ技術によりパターニン
グを行なう。ここでは、シリコン酸化膜４８がフィール
ド酸化膜４４の端部から５ｎｍ程度、活性化層４９を覆
った様子が示されている（図５（ｂ））。
【００２１】次に、ＳＯＩ層４３のソース／ドレイン形
成予定領域上に５０〜１００ｎｍ程度のシリコン膜５１
を選択エピタキシャル成長法により形成する。この構造
が、所謂、エレベーティッドソース／ドレイン構造を呼
ばれる（図５（ｃ））。
成予定領域上に５０〜１００ｎｍ程度のシリコン膜５１
を選択エピタキシャル成長法により形成する。この構造
が、所謂、エレベーティッドソース／ドレイン構造を呼
ばれる（図５（ｃ））。
【００２２】次に、サイドウォール４７の外側に、サイ
ドウォール４７より厚いサイドウォール５２を形成す
る。続いて、砒素（Ａｓ）をインプラしソース／ドレイ
ン５３を形成する。サイドウォール５２の膜厚は、後の
工程のソース／ドレインインプラで導入する不純物を熱
処理によって横方向拡散した際、ゲート電極のエッジ付
近にソース／ドレインとチャネル領域との接合がくるよ
うに適宜設定される。ここでのサイドウォール５２の膜
厚は、約８００Åである（図５（ｄ））。
ドウォール４７より厚いサイドウォール５２を形成す
る。続いて、砒素（Ａｓ）をインプラしソース／ドレイ
ン５３を形成する。サイドウォール５２の膜厚は、後の
工程のソース／ドレインインプラで導入する不純物を熱
処理によって横方向拡散した際、ゲート電極のエッジ付
近にソース／ドレインとチャネル領域との接合がくるよ
うに適宜設定される。ここでのサイドウォール５２の膜
厚は、約８００Åである（図５（ｄ））。
【００２３】その後、ＲＴＡ（Rapid Thermal annealin
g）を行なう。その結果、ソース／ドレイン５３が活性
化され、ソース／ドレイン５３とチャネル領域５４との
接合５５はゲート電極のエッジ付近にくる。次に、コバ
ルト（Ｃｏ）あるいはチタン（Ｔｉ）を堆積しＲＴＡ行
い、ゲート電極４６およびソース／ドレイン５３上にシ
リサイド層５６を形成する。この時、表面に形成される
窒化物は、アンモニア過水（ＮＨ４ＯＨ／Ｈ２Ｏ２）等
によりエッチング除去する。再度、ＲＴＡを行なうこと
により、シリサイド層５６の低抵抗化を行なう（図５
（ｅ））。
g）を行なう。その結果、ソース／ドレイン５３が活性
化され、ソース／ドレイン５３とチャネル領域５４との
接合５５はゲート電極のエッジ付近にくる。次に、コバ
ルト（Ｃｏ）あるいはチタン（Ｔｉ）を堆積しＲＴＡ行
い、ゲート電極４６およびソース／ドレイン５３上にシ
リサイド層５６を形成する。この時、表面に形成される
窒化物は、アンモニア過水（ＮＨ４ＯＨ／Ｈ２Ｏ２）等
によりエッチング除去する。再度、ＲＴＡを行なうこと
により、シリサイド層５６の低抵抗化を行なう（図５
（ｅ））。
【００２４】本発明の第２の実施形態によれば、活性化
層の主面側の角部を覆う絶縁膜を形成したので、ＳＯＩ
層の凝集を抑制することができる。この結果、選択エピ
タキシャル成長法によるシリコン層の形成を安定して行
うことができる。
層の主面側の角部を覆う絶縁膜を形成したので、ＳＯＩ
層の凝集を抑制することができる。この結果、選択エピ
タキシャル成長法によるシリコン層の形成を安定して行
うことができる。
【００２５】
【発明の効果】本発明によれば、素子分離層形状の工
夫、あるいは、絶縁膜を用いて活性化層の主面側の角部
を覆う構造を採用したことにより、熱処理に伴うシリコ
ン原子の凝集を抑制し、安定したソース／ドレイン形状
を有する電界効果トランジスタの提供することが可能で
ある。
夫、あるいは、絶縁膜を用いて活性化層の主面側の角部
を覆う構造を採用したことにより、熱処理に伴うシリコ
ン原子の凝集を抑制し、安定したソース／ドレイン形状
を有する電界効果トランジスタの提供することが可能で
ある。
【図１】本発明の第１の実施形態を示す断面図である。
【図２】ＳＯＩ層の凝集の様子を示す説明図である。
【図３】本発明の第１の実施形態を示す平面図である。
【図４】本発明の第２の実施形態を示す断面図である。
【図５】本発明の第２の実施形態の製造方法を示す工程
図である。
図である。
【図６】温度とＳＯＩ層の凝集の関係を示す説明図であ
る。
る。
１３、４３ ＳＯＩ層 １９、４９ 活性化領域 ２１、４４ フィールド酸化膜 １８ 庇部 ４８ 絶縁膜
Claims (22)
- 【請求項１】 第１の半導体層と、 前記第１の半導体層上に形成された第１の絶縁層と、 前記第１の絶縁層上に形成された第２の半導体層と、 前記第２の半導体層に形成された素子分離層と、 前記素子分離層によって定義される活性化層の主面側角
部を覆うように形成された第２の絶縁層とを備えたこと
を特徴とする電解効果トランジスタ。 - 【請求項２】 前記素子分離層と前記第２の絶縁層は、
同一材料から構成されることを特徴とする請求項１記載
の電界効果トランジスタ。 - 【請求項３】 前記素子分離層と前記第２の絶縁層は、
シリコン酸化膜で構成されることを特徴とする請求項１
記載の電解効果トランジスタ。 - 【請求項４】 前記素子分離層は酸化膜で構成されると
ともに、前記第２の絶縁層は窒化膜で構成されることを
特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項５】 第１の半導体層と、 前記第１の半導体層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第２の半導体層と、 前記第２の半導体層に形成された素子分離領域と、 前記素子分離領域によって定義される活性化領域の主面
側端部を覆うように形成された第２の絶縁膜とを備えた
ことを特徴とする電解効果トランジスタ。 - 【請求項６】 前記素子分離領域と前記第２の絶縁膜
は、同一材料から構成されることを特徴とする請求項５
記載の電界効果トランジスタ。 - 【請求項７】 前記素子分離領域と前記第２の絶縁膜
は、シリコン酸化膜で構成されることを特徴とする請求
項５記載の電解効果トランジスタ。 - 【請求項８】 前記素子分離領域は酸化膜で構成される
とともに、前記第２の絶縁膜は窒化膜で構成されること
を特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項９】 第１の半導体層と、 前記第１の半導体層上に形成された第１の絶縁層と、 前記第１の絶縁層上に形成された第２の半導体層と、 前記第２の半導体層に形成された素子分離層とを備えた
電解効果トランジスタであって、 前記素子分離層は、前記素子分離層によって定義される
活性化層の主面側角部を覆うような庇部を備えたことを
特徴とする電解効果トランジスタ。 - 【請求項１０】 第１の半導体層と、 前記第１の半導体層上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成された第２の半導体層と、 前記第２の半導体層に形成された素子分離領域とを備え
た電解効果トランジスタであって、 前記素子分離領域は、前記素子分離領域によって定義さ
れる活性化領域の端部を覆うような庇部を備えたことを
特徴とする電解効果トランジスタ。 - 【請求項１１】 第１の半導体層、第１の絶縁層、第２
の半導体層を順に積層した基板を準備する工程と、 前記第２の半導体層に素子分離層を形成する工程と、 前記基板上にゲート絶縁膜を介してゲート電極を形成す
る工程と、 前記素子分離層によって定義される活性化層の主面側角
部を覆うように第２の絶縁層を形成する工程と、 前記ゲート電極および前記第２の絶縁膜をマスクとし
て、選択エピタキシャル成長法により第３の半導体層を
形成する工程とを含むことを特徴とする電解効果トラン
ジスタの製造方法。 - 【請求項１２】 前記第２、第３の半導体層は、同一材
料から構成されることを特徴とする請求項１１記載の電
界効果トランジスタの製造方法。 - 【請求項１３】 前記第２、第３の半導体層は、シリコ
ン層で構成されることを特徴とする請求項１１記載の電
界効果トランジスタの製造方法。 - 【請求項１４】 前記素子分離層と前記第２の絶縁層
は、同一材料から構成されることを特徴とする請求項１
１記載の電界効果トランジスタの製造方法。 - 【請求項１５】 前記素子分離層と前記第２の絶縁層
は、シリコン酸化膜で構成されることを特徴とする請求
項１１記載の電解効果トランジスタの製造方法。 - 【請求項１６】 前記素子分離層は酸化膜で構成される
とともに、前記第２の絶縁層は窒化膜で構成されること
を特徴とする請求項１１記載の電界効果トランジスタの
製造方法。 - 【請求項１７】 第１の半導体層、第１の絶縁膜、第２
の半導体層を順に積層した基板を準備する工程と、 前記第２の半導体層に素子分離領域を形成する工程と、 前記基板上にゲート絶縁膜を介してゲート電極を形成す
る工程と、 前記素子分離領域によって定義される活性化領域の端部
を覆うように第２の絶縁膜を形成する工程と、 前記ゲート電極および前記第２の絶縁膜をマスクとし
て、選択エピタキシャル成長法により第３の半導体層を
形成する工程とを含むことを特徴とする電解効果トラン
ジスタの製造方法。 - 【請求項１８】 前記第２、第３の半導体層は、同一材
料から構成されることを特徴とする請求項１７記載の電
界効果トランジスタの製造方法。 - 【請求項１９】 前記第２、第３の半導体層は、シリコ
ン層で構成されることを特徴とする請求項１７記載の電
界効果トランジスタの製造方法。 - 【請求項２０】 前記素子分離領域と前記第２の絶縁膜
は、同一材料から構成されることを特徴とする請求項１
７記載の電界効果トランジスタの製造方法。 - 【請求項２１】 前記素子分離領域と前記第２の絶縁膜
は、シリコン酸化膜で構成されることを特徴とする請求
項１７記載の電解効果トランジスタの製造方法。 - 【請求項２２】 前記素子分離領域は酸化膜で構成され
るとともに、前記第２の絶縁膜は窒化膜で構成されるこ
とを特徴とする請求項１７記載の電界効果トランジスタ
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057088A JP2001244469A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置およびその製造方法 |
| US09/628,291 US6391692B1 (en) | 2000-03-02 | 2000-07-28 | Method of manufacturing an FET with a second insulation layer covering angular portions of the activation layer |
| US10/133,350 US6806538B2 (en) | 2000-03-02 | 2002-04-29 | SOI semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000057088A JP2001244469A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001244469A true JP2001244469A (ja) | 2001-09-07 |
Family
ID=18577941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000057088A Pending JP2001244469A (ja) | 2000-03-02 | 2000-03-02 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6391692B1 (ja) |
| JP (1) | JP2001244469A (ja) |
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