JPH05343666A - 集積回路トランジスタ - Google Patents
集積回路トランジスタInfo
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- JPH05343666A JPH05343666A JP22954892A JP22954892A JPH05343666A JP H05343666 A JPH05343666 A JP H05343666A JP 22954892 A JP22954892 A JP 22954892A JP 22954892 A JP22954892 A JP 22954892A JP H05343666 A JPH05343666 A JP H05343666A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 （修正有）
【目的】 トランジスタの動作特性に不当な程度に悪影
響を与えないで短チャネル効果を回避することの可能な
トランジスタ構成体の製造方法を提供する。 【構成】 この集積回路トランジスタの製造方法は、フ
ィールド酸化物領域を形成した後に、装置活性区域にお
いて基板をドーピングすることから開始する。このドー
パントは、短チャンネルトランジスタ効果を減少するこ
とに貢献する。次いで、基板活性領域上に薄いエピタキ
シャルシリコン層を成長させる。エピタキシャル層及び
その下側の基板内に電界効果トランジスタを形成する。
そのトランジスタチャンネル領域は比較的軽度にドープ
したエピタキシャル層内にあるが、下側に存在するドー
プした基板層は短チャンネル効果を最小とすることに貢
献する。
響を与えないで短チャネル効果を回避することの可能な
トランジスタ構成体の製造方法を提供する。 【構成】 この集積回路トランジスタの製造方法は、フ
ィールド酸化物領域を形成した後に、装置活性区域にお
いて基板をドーピングすることから開始する。このドー
パントは、短チャンネルトランジスタ効果を減少するこ
とに貢献する。次いで、基板活性領域上に薄いエピタキ
シャルシリコン層を成長させる。エピタキシャル層及び
その下側の基板内に電界効果トランジスタを形成する。
そのトランジスタチャンネル領域は比較的軽度にドープ
したエピタキシャル層内にあるが、下側に存在するドー
プした基板層は短チャンネル効果を最小とすることに貢
献する。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路装置及
びその製造方法に関するものであって、更に詳細には、
小型の特徴寸法を持った集積回路装置に使用するのに適
したトランジスタ及びその製造方法に関するものであ
る。
びその製造方法に関するものであって、更に詳細には、
小型の特徴寸法を持った集積回路装置に使用するのに適
したトランジスタ及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路が継続して一層小型にな
るに従い、信頼性及び予測可能性を持って動作するトラ
ンジスタを製造することが益々困難となっている。装置
の特徴寸法が１ミクロン（μｍ）より小さな寸法になる
と、トランジスタは短チャンネル効果により著しく影響
を受けるようになる。
るに従い、信頼性及び予測可能性を持って動作するトラ
ンジスタを製造することが益々困難となっている。装置
の特徴寸法が１ミクロン（μｍ）より小さな寸法になる
と、トランジスタは短チャンネル効果により著しく影響
を受けるようになる。
【０００３】短チャンネル効果は、ドレインにおける電
圧フィールドの結果として発生する。チャンネルが非常
に短いので、ゲート及びドレインの両方からの電界がチ
ャンネルを介しての電流の流れに影響を与え、トランジ
スタの動作を所望のパラメータの動作から変化させる。
ドレイン電界が十分に強いものであると、空乏領域がソ
ースに到達するまで延在する場合があり、その結果パン
チスルーを発生する。短チャンネル効果は、チャンネル
領域内のドーパント濃度を増加させることにより殆ど相
殺させることが可能である。しかしながらドーパント濃
度を増加させることの結果として不所望の副作用が発生
する。即ち、キャリアの移動度が劣化され、トランジス
タの利得を低下させ、且つスレッシュホールド電圧（Ｖ
t ）が増加される。
圧フィールドの結果として発生する。チャンネルが非常
に短いので、ゲート及びドレインの両方からの電界がチ
ャンネルを介しての電流の流れに影響を与え、トランジ
スタの動作を所望のパラメータの動作から変化させる。
ドレイン電界が十分に強いものであると、空乏領域がソ
ースに到達するまで延在する場合があり、その結果パン
チスルーを発生する。短チャンネル効果は、チャンネル
領域内のドーパント濃度を増加させることにより殆ど相
殺させることが可能である。しかしながらドーパント濃
度を増加させることの結果として不所望の副作用が発生
する。即ち、キャリアの移動度が劣化され、トランジス
タの利得を低下させ、且つスレッシュホールド電圧（Ｖ
t ）が増加される。
【０００４】
【発明が解決しようとする課題】トランジスタの動作特
性に不当な程度に悪影響を与えることなしに短チャンネ
ル効果を回避することの可能なトランジスタ構成体及び
その製造方法を提供することが所望されている。更に、
このようなトランジスタ構成体及びその製造方法が、広
く使用されている製造技術と適合性のあるものであるこ
とが望ましい。
性に不当な程度に悪影響を与えることなしに短チャンネ
ル効果を回避することの可能なトランジスタ構成体及び
その製造方法を提供することが所望されている。更に、
このようなトランジスタ構成体及びその製造方法が、広
く使用されている製造技術と適合性のあるものであるこ
とが望ましい。
【０００５】
【課題を解決するための手段】従って、本発明によれ
ば、集積回路トランジスタを製造する方法が提供され、
該方法によれば、先ず最初に、フィールド酸化物領域を
形成した後に、装置活性区域内において基板をドーピン
グする。このドーパントは、短チャンネルトランジスタ
効果を減少することに貢献する。次いで、基板活性領域
上に薄いエピタキシャルシリコン層を成長させる。この
エピタキシャル層及びその下側に存在する基板内に電界
効果トランジスタを形成する。そのトランジスタのチャ
ンネル領域は比較的軽度にドープしたエピタキシャル層
内に存在しているが、その下側に存在するドープした基
板層が短チャンネル効果を最小とすることに貢献してい
る。
ば、集積回路トランジスタを製造する方法が提供され、
該方法によれば、先ず最初に、フィールド酸化物領域を
形成した後に、装置活性区域内において基板をドーピン
グする。このドーパントは、短チャンネルトランジスタ
効果を減少することに貢献する。次いで、基板活性領域
上に薄いエピタキシャルシリコン層を成長させる。この
エピタキシャル層及びその下側に存在する基板内に電界
効果トランジスタを形成する。そのトランジスタのチャ
ンネル領域は比較的軽度にドープしたエピタキシャル層
内に存在しているが、その下側に存在するドープした基
板層が短チャンネル効果を最小とすることに貢献してい
る。
【０００６】
【実施例】以下に説明する処理ステップ及び構成体は、
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、従って本発明をよりよく理解するのに必
要な処理ステップについて詳細に説明する。尚、添付の
図面は、製造過程における集積回路の一部の概略断面を
示しているが、それらは縮尺通りに描いたものではな
く、本発明の重要な特徴をよりよく理解することを可能
とするために適宜拡縮して示してある。
集積回路を製造する完全な処理の流れを構成するもので
はない。本発明は、当該技術分野において現在使用され
ている集積回路製造技術に関連して実施することが可能
なものであり、従って本発明をよりよく理解するのに必
要な処理ステップについて詳細に説明する。尚、添付の
図面は、製造過程における集積回路の一部の概略断面を
示しているが、それらは縮尺通りに描いたものではな
く、本発明の重要な特徴をよりよく理解することを可能
とするために適宜拡縮して示してある。
【０００７】図１を参照すると、集積回路装置を製造す
るために基板１０を使用する。当該技術分野において公
知の如く、基板１０内にフィールド酸化物領域１２を形
成する。基板１０の上部表面領域１４を中程度の量の不
純物でドープする。
るために基板１０を使用する。当該技術分野において公
知の如く、基板１０内にフィールド酸化物領域１２を形
成する。基板１０の上部表面領域１４を中程度の量の不
純物でドープする。
【０００８】領域１４に対するドーパント濃度は、短チ
ャンネル効果を制御することを可能とする中程度のレベ
ルへ選択されている。Ｎチャンネルトランジスタを製造
する場合には、領域１４は、例えば、約５×１０17原子
数／ｃｍ3 のボロンでドープすることが可能である。領
域１４におけるドーパントは、当該技術分野において公
知の如く、イオン注入又は拡散により基板１０内に導入
させることが可能である。
ャンネル効果を制御することを可能とする中程度のレベ
ルへ選択されている。Ｎチャンネルトランジスタを製造
する場合には、領域１４は、例えば、約５×１０17原子
数／ｃｍ3 のボロンでドープすることが可能である。領
域１４におけるドーパントは、当該技術分野において公
知の如く、イオン注入又は拡散により基板１０内に導入
させることが可能である。
【０００９】次いで、基板１０上に薄いエピタキシャル
シリコン領域１６を成長させる。エピタキシャル領域１
６は、分子ビームエピタキシ（ＭＢＥ）又は低温エピタ
キシャル成長プロセスを使用して成長させることが可能
である。領域１４からのドーパントの外拡散を最小とす
るために、約８５０℃以下の低温プロセスを使用するこ
とが望ましい。層１６は、好適には、約５００乃至１，
０００Åの厚さへ成長させ、且つ製造すべき電界効果ト
ランジスタのチャンネルを有している。
シリコン領域１６を成長させる。エピタキシャル領域１
６は、分子ビームエピタキシ（ＭＢＥ）又は低温エピタ
キシャル成長プロセスを使用して成長させることが可能
である。領域１４からのドーパントの外拡散を最小とす
るために、約８５０℃以下の低温プロセスを使用するこ
とが望ましい。層１６は、好適には、約５００乃至１，
０００Åの厚さへ成長させ、且つ製造すべき電界効果ト
ランジスタのチャンネルを有している。
【００１０】図２を参照すると、エピタキシャル層１６
の一部をゲート酸化膜１８へ変換させるために熱酸化ス
テップを実施する。ゲート酸化物層１８は、好適には、
約１５０Å以下の厚さである。次いで、装置全体の上に
多結晶シリコン層を付着形成し且つ当該技術分野におい
て公知の如くパターン形成して多結晶シリコンゲート電
極２０を形成する。所望により、この多結晶シリコン層
をパターン形成する前にドープすることが可能であり、
且つ多結晶シリコン電極２０は、導電度を改良するため
に耐火性金属シリサイドを有するように形成することが
可能である。
の一部をゲート酸化膜１８へ変換させるために熱酸化ス
テップを実施する。ゲート酸化物層１８は、好適には、
約１５０Å以下の厚さである。次いで、装置全体の上に
多結晶シリコン層を付着形成し且つ当該技術分野におい
て公知の如くパターン形成して多結晶シリコンゲート電
極２０を形成する。所望により、この多結晶シリコン層
をパターン形成する前にドープすることが可能であり、
且つ多結晶シリコン電極２０は、導電度を改良するため
に耐火性金属シリサイドを有するように形成することが
可能である。
【００１１】図３を参照すると、当該技術分野において
公知の如く、イオン注入及びアニールにより、ソース／
ドレイン領域２２を基板１０及びエピタキシャル層１８
内に形成する。ソース／ドレイン領域２２の接合は、中
程度にドープした領域１４内に延在している。この接合
の領域１４内への延在は、その一層高いドーパント濃度
に起因する短チャンネル効果を最小としている。該トラ
ンジスタのチャンネルは、ゲート電極２０下側でエピタ
キシャル層１６内に形成される。エピタキシャル層１６
は比較的軽度にドープされているので、結果的に得られ
るトランジスタは良好な動作特性を有している。所望に
より、ゲート酸化物層１８の上に多結晶シリコン層を形
成する前に、該トランジスタのスレッシュホールド電圧
を所望の値に設定するためにエピタキシャル層１６内に
Ｖt 調節用の注入を行うことが可能である。エピタキシ
ャル成長及び後の処理ステップ期間中における中程度に
ドープした領域１４からのドーパントの外拡散も、スレ
ッシュホールド電圧を幾分変化させる傾向にあり、且つ
Ｖt 注入は必要でない場合もある。
公知の如く、イオン注入及びアニールにより、ソース／
ドレイン領域２２を基板１０及びエピタキシャル層１８
内に形成する。ソース／ドレイン領域２２の接合は、中
程度にドープした領域１４内に延在している。この接合
の領域１４内への延在は、その一層高いドーパント濃度
に起因する短チャンネル効果を最小としている。該トラ
ンジスタのチャンネルは、ゲート電極２０下側でエピタ
キシャル層１６内に形成される。エピタキシャル層１６
は比較的軽度にドープされているので、結果的に得られ
るトランジスタは良好な動作特性を有している。所望に
より、ゲート酸化物層１８の上に多結晶シリコン層を形
成する前に、該トランジスタのスレッシュホールド電圧
を所望の値に設定するためにエピタキシャル層１６内に
Ｖt 調節用の注入を行うことが可能である。エピタキシ
ャル成長及び後の処理ステップ期間中における中程度に
ドープした領域１４からのドーパントの外拡散も、スレ
ッシュホールド電圧を幾分変化させる傾向にあり、且つ
Ｖt 注入は必要でない場合もある。
【００１２】図４を参照すると、自己整合型の軽度にド
ープしたドレイン（ＬＤＤ）構造を形成するために、付
加的なエピタキシャル層１６を成長させる技術を使用す
ることが可能である。当該技術分野において公知の如
く、ゲート電極２０をパターン形成した後に、ＬＤＤ注
入を行って軽度にドープしたドレイン領域２４を形成す
る。次いで、当該技術分野において公知の如く酸化物付
着形成及び異方性エッチングと、それに続いて高度にド
ープしたソース／ドレイン領域２８の注入を行うことに
より、ゲート電極２０の側部に沿って側壁酸化物領域２
６を形成する。前述した如く、ソース／ドレイン領域接
合の中程度にドープした領域１４内ヘの延在が短チャン
ネル効果を減少させ、一方ゲート２０下側のより軽度に
ドープしたエピタキシャル層１６内のトランジスタチャ
ンネルの形成が良好な動作特性を有するトランジスタを
構成する。
ープしたドレイン（ＬＤＤ）構造を形成するために、付
加的なエピタキシャル層１６を成長させる技術を使用す
ることが可能である。当該技術分野において公知の如
く、ゲート電極２０をパターン形成した後に、ＬＤＤ注
入を行って軽度にドープしたドレイン領域２４を形成す
る。次いで、当該技術分野において公知の如く酸化物付
着形成及び異方性エッチングと、それに続いて高度にド
ープしたソース／ドレイン領域２８の注入を行うことに
より、ゲート電極２０の側部に沿って側壁酸化物領域２
６を形成する。前述した如く、ソース／ドレイン領域接
合の中程度にドープした領域１４内ヘの延在が短チャン
ネル効果を減少させ、一方ゲート２０下側のより軽度に
ドープしたエピタキシャル層１６内のトランジスタチャ
ンネルの形成が良好な動作特性を有するトランジスタを
構成する。
【００１３】図１におけるエピタキシャル層１６の成長
に対する別法として、選択的アモルファスシリコン付着
形成を行い、次いで該アモルファスシリコンの固相エピ
タキシャル再成長を行うことが可能である。このような
再成長ステップは、当該技術分野において公知の如く、
約５５０−６００℃において実施することが可能であ
る。
に対する別法として、選択的アモルファスシリコン付着
形成を行い、次いで該アモルファスシリコンの固相エピ
タキシャル再成長を行うことが可能である。このような
再成長ステップは、当該技術分野において公知の如く、
約５５０−６００℃において実施することが可能であ
る。
【００１４】当業者により理解される如く、上述した技
術により、短チャンネル効果から受ける劣化が極めて小
さく且つチャンネルが比較的軽度にドープしたエピタキ
シャル層内に形成されるということにより良好な動作特
性を有するトランジスタが得られる。エピタキシャル層
１６の形成は、標準的な処理の流れに対し殆ど複雑性を
加味するものではなく、且つ約０．５ミクロン以下の特
徴寸法を有する高品質のトランジスタを製造することを
可能としている。
術により、短チャンネル効果から受ける劣化が極めて小
さく且つチャンネルが比較的軽度にドープしたエピタキ
シャル層内に形成されるということにより良好な動作特
性を有するトランジスタが得られる。エピタキシャル層
１６の形成は、標準的な処理の流れに対し殆ど複雑性を
加味するものではなく、且つ約０．５ミクロン以下の特
徴寸法を有する高品質のトランジスタを製造することを
可能としている。
【００１５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明の一実施例に基づいて集積回路構成体
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図２】 本発明の一実施例に基づいて集積回路構成体
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図３】 本発明の一実施例に基づいて集積回路構成体
を製造する一段階における状態を示した概略断面図。
を製造する一段階における状態を示した概略断面図。
【図４】 本発明の別の実施例に基づいて製造した集積
回路構成体を示した概略断面図。
回路構成体を示した概略断面図。
１０ 基板 １２ フィールド酸化物領域 １４ 上部表面領域 １６ エピタキシャルシリコン領域 １８ ゲート酸化物層 ２０ ゲート電極 ２２ ソース／ドレイン領域 ２４ 軽度にドープしたドレイン領域 ２６ 側壁酸化物領域 ２８ 高度にドープしたソース／ドレイン領域
Claims (16)
- 【請求項１】 集積回路装置の製造方法において、不純
物でドープされた領域を基板内に形成し、前記基板上に
単結晶シリコンからなる比較的薄い層を形成し、前記単
結晶シリコン層の上にゲート絶縁層を形成し、前記ゲー
ト絶縁層の上にゲート電極を形成し、前記ゲート電極の
両側で前記単結晶シリコン層内及び前記基板内にソース
／ドレイン領域を形成し前記単結晶シリコン層内で前記
ゲート電極の下側にチャンネル領域を残存させる、上記
各ステップを有することを特徴とする方法。 - 【請求項２】 請求項１において、前記単結晶シリコン
層がエピタキシャルシリコン層を有することを特徴とす
る方法。 - 【請求項３】 前記単結晶シリコン層を形成するステッ
プが、前記基板上に比較的低い温度でエピタキシャルシ
リコン層を成長させるステップを有することを特徴とす
る方法。 - 【請求項４】 請求項３において、前記成長ステップ
が、分子ビームエピタキシを使用して前記エピタキシャ
ルシリコン層を成長させるステップを有することを特徴
とする方法。 - 【請求項５】 請求項３において、前記成長ステップ
が、低温エピタキシを使用して前記エピタキシャルシリ
コン層を成長させるステップを有することを特徴とする
方法。 - 【請求項６】 請求項１において、前記単結晶シリコン
層を成長するステップが、前記基板上にアモルファスシ
リコン層を形成し、固相エピタキシャル再成長を使用し
て前記アモルファスシリコン層を単結晶シリコンへ変換
させる、上記各ステップを有することを特徴とする方
法。 - 【請求項７】 請求項１において、更に、前記ゲート電
極形成ステップの後に軽度にドープしたドレイン領域を
形成するために軽度のドーズの不純物を注入し、前記ゲ
ート電極に沿って絶縁性側壁領域を形成する、上記各ス
テップを有しており、前記ソース／ドレイン領域を形成
するステップがほぼ前記側壁領域の幅だけ前記ゲート電
極下側から離隔して高度にドープした領域を形成するこ
とを特徴とする方法。 - 【請求項８】 請求項１において、前記ゲート絶縁層が
酸化物層を有することを特徴とする方法。 - 【請求項９】 請求項８において、前記酸化物層が熱成
長されることを特徴とする方法。 - 【請求項１０】 集積回路装置において、ドープした領
域を有する基板が設けられており、前記基板の領域の上
側に位置してより軽度にドープした単結晶シリコン領域
が設けられており、前記単結晶シリコン領域の上側に位
置してゲート絶縁層及びゲート電極が設けられており、
前記ゲート電極の下側にはチャンネル領域が形成され、
前記チャンネル領域に隣接して前記基板及び前記単結晶
シリコン領域内にソース／ドレイン領域が設けられてい
ることを特徴とする装置。 - 【請求項１１】 請求項１０において、前記単結晶シリ
コン領域がエピタキシャルシリコン層を有することを特
徴とする装置。 - 【請求項１２】 請求項１１において、前記チャンネル
領域が前記ドープした基板領域と相対的に軽度にドープ
されていることを特徴とする装置。 - 【請求項１３】 請求項１０において、更に、前記ゲー
ト電極に沿って側壁絶縁性領域が設けられており、前記
側壁絶縁領域の下側で前記単結晶シリコン領域及び前記
基板内に軽度にドープしたドレイン領域が設けられてお
り、前記ソース／ドレイン領域が前記軽度にドープした
ドレイン領域によって前記チャンネルから離隔されてい
ることを特徴とする装置。 - 【請求項１４】 請求項１０において、前記ゲート絶縁
層が酸化物を有することを特徴とする装置。 - 【請求項１５】 請求項１０において、前記ドープした
基板領域が約５×１０17原子数／ｃｍ3 の不純物濃度を
有することを特徴とする装置。 - 【請求項１６】 請求項１０において、前記ゲート電極
が約０．５μｍ以下の幅を有することを特徴とする装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75286391A | 1991-08-30 | 1991-08-30 | |
| US752863 | 1991-08-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343666A true JPH05343666A (ja) | 1993-12-24 |
Family
ID=25028193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22954892A Pending JPH05343666A (ja) | 1991-08-30 | 1992-08-28 | 集積回路トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0530046A1 (ja) |
| JP (1) | JPH05343666A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006043323A1 (ja) * | 2004-10-20 | 2006-04-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7232728B1 (en) | 1996-01-30 | 2007-06-19 | Micron Technology, Inc. | High quality oxide on an epitaxial layer |
| US5698884A (en) * | 1996-02-07 | 1997-12-16 | Thunderbird Technologies, Inc. | Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same |
| FR2762138B1 (fr) * | 1997-04-11 | 1999-07-02 | Sgs Thomson Microelectronics | Transistor mos a fort gradient de dopage sous sa grille |
| TW439299B (en) * | 2000-01-11 | 2001-06-07 | United Microelectronics Corp | Manufacturing method of metal oxide semiconductor having selective silicon epitaxial growth |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991001569A1 (en) * | 1989-07-14 | 1991-02-07 | Seiko Instruments Inc. | Semiconductor device and method of producing the same |
-
1992
- 1992-08-28 EP EP92307893A patent/EP0530046A1/en not_active Withdrawn
- 1992-08-28 JP JP22954892A patent/JPH05343666A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006043323A1 (ja) * | 2004-10-20 | 2006-04-27 | Fujitsu Limited | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0530046A1 (en) | 1993-03-03 |
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