JPS6370571A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H01L29/66651—Lateral single gate silicon transistors with a single crystalline channel formed on the silicon substrate after insulating device isolation
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
短チヤネル電界効果型トランジスタ（ＦＥＴ）のパンチ
スルー耐圧（ＶＰＴ）を向上させ、かつしきい値電圧（
Ｖｔ、ｌ）を低下させるために、ソース、ドレイン領域
を厚さ０．１μｍ程度に浅く形成し、ゲート絶縁層下の
厚さ０．１μｍ程度の表面層にチャネル領域としてＶＴ
Ｒ設定に必要な量の不純物をドープし、その下の層はこ
の層より不純物濃度を高くしてＶＰＴを向上させるよう
にした構造のＦＥＴの製造方法を提起する。
スルー耐圧（ＶＰＴ）を向上させ、かつしきい値電圧（
Ｖｔ、ｌ）を低下させるために、ソース、ドレイン領域
を厚さ０．１μｍ程度に浅く形成し、ゲート絶縁層下の
厚さ０．１μｍ程度の表面層にチャネル領域としてＶＴ
Ｒ設定に必要な量の不純物をドープし、その下の層はこ
の層より不純物濃度を高くしてＶＰＴを向上させるよう
にした構造のＦＥＴの製造方法を提起する。
本発明は短チヤネル効果を抑制したＭＯ５型ＦＥＴ、お
よびこれを含んだ半導体装置の製造方法に関する。
よびこれを含んだ半導体装置の製造方法に関する。
半導体装置の高速性が要求されるのにともない、短チャ
ネルＦＥＴが使用されるようになった。
ネルＦＥＴが使用されるようになった。
ＦＥＴのゲート長、あるいはチャネル長が短くなると、
Ｖ□１はゲート長が十分長いものよりも低下し、あるい
はＶ、アが低下する、いわゆる短チヤネル効果が現れる
。
Ｖ□１はゲート長が十分長いものよりも低下し、あるい
はＶ、アが低下する、いわゆる短チヤネル効果が現れる
。
第２図（１）〜（３）は従来技術によるＦＥＴの製造工
程を説明する断面図である。
程を説明する断面図である。
第２図（１１において、半導体基板２１上に熱酸化によ
り素子形成領域を画定する素子分離絶縁層２２を形成し
、熱酸化により基板全面にゲート絶縁層２３を形成する
。
り素子形成領域を画定する素子分離絶縁層２２を形成し
、熱酸化により基板全面にゲート絶縁層２３を形成する
。
第２図（２）において、化学気相成長（ＣＶＤ）法を用
いて基板全面に多結晶珪素（ポリＳｉ）層２４を成長し
、この上に通常のりソグラフィを用いてゲート電極形成
部にレジストパターン２５を形成する。
いて基板全面に多結晶珪素（ポリＳｉ）層２４を成長し
、この上に通常のりソグラフィを用いてゲート電極形成
部にレジストパターン２５を形成する。
レジストパターン２５をマスクにしてポリＳｉ層２４を
エツチングしてゲート電極２４Ａを形成し、レジストパ
ターン２５を除去する。
エツチングしてゲート電極２４Ａを形成し、レジストパ
ターン２５を除去する。
第２図（３）において、ゲート電極２４Ａをマスクにし
て、基板と反対導電型の不純物イオンを基板全面に注入
してソース、ドレイン領域２６．２７を形成する。
て、基板と反対導電型の不純物イオンを基板全面に注入
してソース、ドレイン領域２６．２７を形成する。
この際、ゲート電極２４Ａがマスクになるように、これ
の厚さとイオン注入エネルギを適当に選ぶことができる
。
の厚さとイオン注入エネルギを適当に選ぶことができる
。
従来例のＦＥＴでは短チヤネル効果が効果が現れ、デバ
イスの高速化を阻害する。
イスの高速化を阻害する。
短チヤネル効果のうち、パンチスルー耐圧低下を抑制す
るために基板濃度を上げると、ＶＴＩ（が大きくなり過
ぎて短チャネルＦＥＴ （高集積化、高速化のために
一般に低電圧動作が要求される）のための小さなＶＴＨ
を得難くなる。 また、イオン注入不純物のゲート電へ
の下へのまわり込みの精度、あるいは再現性がＦＥＴの
チャネル長の精度に形容する。
るために基板濃度を上げると、ＶＴＩ（が大きくなり過
ぎて短チャネルＦＥＴ （高集積化、高速化のために
一般に低電圧動作が要求される）のための小さなＶＴＨ
を得難くなる。 また、イオン注入不純物のゲート電へ
の下へのまわり込みの精度、あるいは再現性がＦＥＴの
チャネル長の精度に形容する。
上記問題点の解決は、−導電型の半厚体基板上に、該半
導体基板より不純物濃度の高い他界電型の第１の半導体
層を成長し、チャネル形成部の該第１の半導体層を除去
して開口部を形成する工程と、 該開口部に、該半導体基板より不純物濃度の低い一導電
型の第２の半導体層を選択成長する工程と、 該第２の半導体層上にゲート絶縁層を形成し、該ゲート
絶縁層上にゲート電極を形成し、該ゲート電極の両側の
第１の半導体層上にソース、ドレイン電極を形成する工
程 とを含む半導体装置の製造方法により達成される。
導体基板より不純物濃度の高い他界電型の第１の半導体
層を成長し、チャネル形成部の該第１の半導体層を除去
して開口部を形成する工程と、 該開口部に、該半導体基板より不純物濃度の低い一導電
型の第２の半導体層を選択成長する工程と、 該第２の半導体層上にゲート絶縁層を形成し、該ゲート
絶縁層上にゲート電極を形成し、該ゲート電極の両側の
第１の半導体層上にソース、ドレイン電極を形成する工
程 とを含む半導体装置の製造方法により達成される。
本発明はソース、ドレイン領域とチャネル領域を０．１
μｍ程度に薄＜、かつ高精度に形成して素子形成の微細
化をはかり、このようにソース、ドレイン領域を非常に
薄く形成して短チヤネル化にともなうＶＴＩ＋の低下抑
制に役立たせ、また基板を高濃度にチャネル領域を低濃
度にドープして２分することにより、それぞれに対応し
てパンチスルー耐圧ＶＰＴとしきい値電圧ＶＴＨを独立
に設計できるようにしたものである。
μｍ程度に薄＜、かつ高精度に形成して素子形成の微細
化をはかり、このようにソース、ドレイン領域を非常に
薄く形成して短チヤネル化にともなうＶＴＩ＋の低下抑
制に役立たせ、また基板を高濃度にチャネル領域を低濃
度にドープして２分することにより、それぞれに対応し
てパンチスルー耐圧ＶＰＴとしきい値電圧ＶＴＨを独立
に設計できるようにしたものである。
また、チャネル領域形成のための結晶成長は、結晶以外
の物質上には成長し難い性質を利用してソースとドレイ
ン間に自己整合でチャネル領域を形成できるようにした
。
の物質上には成長し難い性質を利用してソースとドレイ
ン間に自己整合でチャネル領域を形成できるようにした
。
第１図（１）〜（９）は本発明によるＦＥＴの製造工程
を説明する断面図である。
を説明する断面図である。
図は従来例の素子分離絶縁層は本発明に直接関係がない
ので省略されている。
ので省略されている。
第１図（１）において、−導電型半導体基板として、例
えば不純物濃度が約１０”ｃｍ−’のｎ型珪素（ｎ−Ｓ
ｉ）基板１を用い、この上に他導電型の第１の半導体層
として厚さ０．１μｍで不純物濃度が約ＩＱ２０ｃｍ１
のｎ型珪素（ｐ−５ｉ）層２をエピタキシでル成長する
。
えば不純物濃度が約１０”ｃｍ−’のｎ型珪素（ｎ−Ｓ
ｉ）基板１を用い、この上に他導電型の第１の半導体層
として厚さ０．１μｍで不純物濃度が約ＩＱ２０ｃｍ１
のｎ型珪素（ｐ−５ｉ）層２をエピタキシでル成長する
。
ＣＶＤ法により、この上に選択エツチングの際のマスク
となる物質、例えば窒化珪素（ＳｉＮ）層３を約２００
０人の厚さに形成し、チャネル形成領域を含んだ領域を
開口する。
となる物質、例えば窒化珪素（ＳｉＮ）層３を約２００
０人の厚さに形成し、チャネル形成領域を含んだ領域を
開口する。
第１図（２）において、ＣＶＤ法により、開口部側部に
さらに選択エツチングの際のマスクとなる物質、例えば
二酸化珪素（ＳｉＯ□）よりなる側壁４を形成する。
さらに選択エツチングの際のマスクとなる物質、例えば
二酸化珪素（ＳｉＯ□）よりなる側壁４を形成する。
側壁４の形成は、まずＣＶＯ法により基板全面に５ｉＯ
ｚ層を成長し、つぎに垂直方向に優勢な異方性エツチン
グにより開口部段差の側部のみ残して形成する。
ｚ層を成長し、つぎに垂直方向に優勢な異方性エツチン
グにより開口部段差の側部のみ残して形成する。
第１図（３）において、ＳｉＮ層３と側壁４をマスクに
してエツチングし、ｐ−Ｓ４層２を開口する。
してエツチングし、ｐ−Ｓ４層２を開口する。
第１図（４）において、ｐ−ＳｉＦ２の開口部のｎ−３
ｉ基板１上に、第２の半導体層としてして不純物濃度が
約１０”ｃｍ−３のｎ−３ｉ％５を選択エピタキシャル
成長する。
ｉ基板１上に、第２の半導体層としてして不純物濃度が
約１０”ｃｍ−３のｎ−３ｉ％５を選択エピタキシャル
成長する。
第１図（５）において、熱酸化により、ｎ−３ｉ層５の
上にゲート絶忌層としてＳｉ０２層６を形成する。
上にゲート絶忌層としてＳｉ０２層６を形成する。
第１図（６）において、Ｓｉ０２層６上の開口部内にゲ
ート電極としてポリＳｉ層７を形成する。
ート電極としてポリＳｉ層７を形成する。
この形成は、ＣＶＤ法により、５ＩＯＪＧ上の開口部を
覆って基板全面にポリＳｉ層を成長し、エッチバックし
て５ｉＮＦ３の表面を露出させることにより行う。
覆って基板全面にポリＳｉ層を成長し、エッチバックし
て５ｉＮＦ３の表面を露出させることにより行う。
第１図（７）において、熱燐酸を用いてエツチングマス
クのＳｉＮ層３を除去する。
クのＳｉＮ層３を除去する。
第１図（８）において、ゲート電極とソース、ドレイン
電極の絶縁を保つため、凸部の両側に第１図（２）と同
様の方法によりＳｉＯ２よりなる側壁８を形成する。
電極の絶縁を保つため、凸部の両側に第１図（２）と同
様の方法によりＳｉＯ２よりなる側壁８を形成する。
第１図（９）において、基板を熱酸化してポリ５ｉＦ７
上に厚（ＳｉＯ□層９を形成する。
上に厚（ＳｉＯ□層９を形成する。
この際、単結晶層のｐ−３ｉ層２の上にも薄＜ＳｉＯ□
層が形成されるが、弗酸によりエツチングして除去する
。
層が形成されるが、弗酸によりエツチングして除去する
。
この時点で、ゲート電極はすべてＳｉＯ□のアモルファ
ス層で覆われるので、単結晶の叶Ｓｉ層２の上にのみメ
タルシリサイドを成長することも可能である。
ス層で覆われるので、単結晶の叶Ｓｉ層２の上にのみメ
タルシリサイドを成長することも可能である。
図はメタルシリサイドとしてタングステンシリサイド（
ＷＳｉ、）層１０をソース、ドレイン領域上に被着した
状態を示す。
ＷＳｉ、）層１０をソース、ドレイン領域上に被着した
状態を示す。
ＷＳｉｘは、ＣＶＤ法によりタングステン（りを成長し
、これを加熱してシリサイド化して形成される。
、これを加熱してシリサイド化して形成される。
この後は特に図示しないが、通常の工程によりソース、
ドレイン電極をＷＳｉ、層１０上、または直接ｐ−５ｉ
層２上に形成して、ｐチャネルＦＥＴを完成する。
ドレイン電極をＷＳｉ、層１０上、または直接ｐ−５ｉ
層２上に形成して、ｐチャネルＦＥＴを完成する。
実施例では、ｐチャネルＦＥＴについて説明したが、ｎ
チャネルＦＩＥＴについても同様にして得られる。
チャネルＦＩＥＴについても同様にして得られる。
また、実施例ではメタルシリサイドとしてＷＳｉｘを用
いたが、これの代わりにチタンシリサイド（ＴｉＳｉＸ
）を用いてもよい。
いたが、これの代わりにチタンシリサイド（ＴｉＳｉＸ
）を用いてもよい。
以上詳細に説明したように本発明によれば、下記の効果
によりＦＥＴの短チヤネル効果を押割できる。
によりＦＥＴの短チヤネル効果を押割できる。
■ 基板を高濃度にしてパンチスルー耐圧を向コーする
。
。
■ 第２の半導体層、すなわちチャネル層を十分低濃度
にして、単チャネルＰＯＥＴに適した低いしきい値電圧
に設定できる。
にして、単チャネルＰＯＥＴに適した低いしきい値電圧
に設定できる。
■ ソース、ドレイン領域を十分湧くできるのでさらに
ＶＰｆが向上する。
ＶＰｆが向上する。
第１図（１）〜（９）は本発明によるＦＥＴの製造工程
を説明する断面図、 第２図（１１〜（３）は従来技術によるＰＥＴの製造工
程を説明する断面図である。 図において、 １は一導電型半偲体基（反でｎ−３ｉ基板、２は第１の
半導体層でｐ−３ｉ層、 ３はエツチングマスクで５ｉＮ５． ４．８はＳｉＯ□よりなるイ則壁、 ５は第２の半導体層でｎ−３ｉ医、 ６はゲート１色縁層で５ｉＯｚ層、 ７はゲート電極でポリＳｉ層、 ９はＳｉＯ□層、 １０はメタルシリサイド層でｉｌｌｓｉｘＦｗ〕 ７１、全９月Σ言栄−日月丁う断面図 部 １ 図
を説明する断面図、 第２図（１１〜（３）は従来技術によるＰＥＴの製造工
程を説明する断面図である。 図において、 １は一導電型半偲体基（反でｎ−３ｉ基板、２は第１の
半導体層でｐ−３ｉ層、 ３はエツチングマスクで５ｉＮ５． ４．８はＳｉＯ□よりなるイ則壁、 ５は第２の半導体層でｎ−３ｉ医、 ６はゲート１色縁層で５ｉＯｚ層、 ７はゲート電極でポリＳｉ層、 ９はＳｉＯ□層、 １０はメタルシリサイド層でｉｌｌｓｉｘＦｗ〕 ７１、全９月Σ言栄−日月丁う断面図 部 １ 図
Claims (1)
- 【特許請求の範囲】 一導電型の半導体基板上に、該半導体基板より不純物
濃度の高い他導電型の第１の半導体層を成長し、チャネ
ル形成部の該第１の半導体層を除去して開口部を形成す
る工程と、 該開口部に、該半導体基板より不純物濃度の低い一導電
型の第２の半導体層を選択成長する工程と、 該第２の半導体層上にゲート絶縁層を形成し、該ゲート
絶縁層上にゲート電極を形成し、該ゲート電極の両側の
第１の半導体層上にソース、ドレイン電極を形成する工
程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21643486A JPS6370571A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21643486A JPS6370571A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370571A true JPS6370571A (ja) | 1988-03-30 |
Family
ID=16688488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21643486A Pending JPS6370571A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
-
1986
- 1986-09-12 JP JP21643486A patent/JPS6370571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766988A (en) * | 1994-05-12 | 1998-06-16 | Lg Semicon Co., Ltd. | Fabricating method for a thin film transistor with a negatively sloped gate |
| KR100332125B1 (ko) * | 1999-06-30 | 2002-04-10 | 박종섭 | 씨모스 트랜지스터 제조 방법 |
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