JP2000277745A - ダブルゲート集積回路及びその製造方法 - Google Patents

ダブルゲート集積回路及びその製造方法

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Abstract

(57)【要約】 【課題】 酸化物の厚みを適宜に制御でき、上下のゲー
ト位置を合わせることのできるダブルゲートＭＯＳＦＥ
Ｔ構造を形成する方法及び構造を提供する。 【解決手段】 単結晶シリコン・チャネル層５及び絶縁
酸化物１、６と窒化物２、７の層を持つ積層構造を形成
するステップ、積層構造に開口８を形成するステップ、
開口にソースとドレインの領域９を形成するステップ、
マスクで覆われていない積層構造の部分部分を除去する
ステップ、マスク及び絶縁酸化物と窒化物の層を除去し
てソースとドレインの領域から懸吊したチャネル層を残
すステップ、酸化層１１を形成してソースとドレインの
領域とチャネル層を覆うステップ、酸化層上に、チャネ
ル層の第１側に第１導体と、第２側に第２導体が含まれ
るようにダブルゲート導体１２を形成するステップとを
含む、ダブルゲートＭＯＳＦＥＴ製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には金属酸
化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）に関
し、特に従来のシングルゲートＭＯＳＦＥＴにはない利
点を持つダブルゲートＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】ダブルゲートＭＯＳＦＥＴには、シング
ルゲートＭＯＳＦＥＴ構造にはない利点のあることは知
られている（デュアル・ゲートは横並びで、ダブルゲー
トは上下のゲート構造）。例えば、ダブルゲートＭＯＳ
ＦＥＴ構造は、シングルゲートＭＯＳＦＥＴ構造に比べ
て、相互コンダクタンスが高く、寄生容量が低く、短チ
ャネル特性に優れている。様々なシミュレーションの結
果を見ると、３０ｎｍのチャネルのダブルゲートＭＯＳ
ＦＥＴは、相互コンダクタンスがかなり高く（２３００
ｍＳ／ｍｍ）、スイッチング速度も極めて高速である。
更にチャネル長２０ｎｍまで、良好な短チャネル特性が
得られ、ドーピングは不要である。従って、ダブルゲー
トＭＯＳＦＥＴは、トンネル破壊を回避し、シングルチ
ャネルＭＯＳＦＥＴ構造に必要な従来のドーピングに伴
うドーパント量子化、及び不純物の散乱を避けることが
できる。
【０００３】しかし、上下両方のゲートがチャネル領域
に対して自己整合するダブルゲートＭＯＳＦＥＴ構造を
作る方法はこれまでなかった。ダブルゲートＭＯＳＦＥ
Ｔ構造を形成するこれまでの努力は、一般には以下の３
つのカテゴリに分けられる。
【０００４】第１の方法は、シリコンをエッチングして
柱構造を得、柱構造のまわりにゲートを被着する。しか
し、この方法では、反応性イオン・エッチング（ＲＩ
Ｅ）による損傷がなく、厚みを適宜に制御できる薄い垂
直な柱（１０ｎｍ等）を形成することは困難である。
【０００５】第２の方法は、従来のシングルゲートＭＯ
ＳＦＥＴを形成し、選択的エピタキシまたは接合−エッ
チバック法により、第２のゲートを形成することであ
る。しかし、この方法では、上下のゲート酸化物を同じ
厚みに保ち、ゲート相互の位置を合わせるのは困難であ
る。
【０００６】第３の方法は、薄いＳＯＩ膜から始め、Ｓ
ＯＩ膜下のトンネルをパターン化した後、ＳＯＩ膜周囲
のトンネルにゲート電極を被着することである。この方
法ではしかし、シリコン厚の制御とゲートの位置合わせ
が問題になる。
【０００７】
【発明が解決しようとする課題】従って、酸化物の厚み
を適宜に制御でき、上下のゲート位置を合わせることの
できるダブルゲートＭＯＳＦＥＴ構造を形成する方法及
び構造が求められる。本発明の目的は、従来技術に見ら
れる前記の問題をダブルゲートＭＯＳＦＥＴにより解決
する構造及び方法を提供することである。
【０００８】
【課題を解決するための手段】本発明の方法は、既存の
単結晶シリコンＭＯＳＦＥＴチャネルからのシリコンの
選択的側方エピタキシャル成長により、ソース／ドレイ
ン領域を形成する。ソース／ドレイン領域の境界は、予
め定義された誘電境界であり、従って、大きさは局所的
ソース／ドレイン領域に限定される。選択的エピタキシ
ャル成長を限定する誘電体は、高ドープのソース／ドレ
イン領域を選択的に形成するための自己整合注入マスク
として使用する。ソース／ドレイン領域の形成後に誘電
体を除去し、懸吊したシリコン・チャネルを得る。その
後、ゲート絶縁体とゲート電極を形成してＭＯＳＦＥＴ
が完成する。
【０００９】本発明は、具体的には、単結晶シリコン・
チャネル層及び単結晶シリコン・チャネルの各側に絶縁
酸化物と窒化物の層を持つ積層構造を形成するステップ
と、積層構造に開口を形成するステップと、開口にソー
スとドレインの領域を形成するステップと、ソースとド
レインの領域をドープするステップと、積層構造上にメ
サ・マスクを形成するステップと、メサ・マスク及び絶
縁酸化物と窒化物の層を除去して、ソースとドレインの
領域から懸吊した単結晶シリコン・チャネル層を残すス
テップと、ソースとドレインの領域及びゲート・チャネ
ル層を覆う酸化物を形成するステップと、単結晶シリコ
ン・チャネル層の第１側に第１の導体を、単結晶シリコ
ン・チャネル層の第２側に第２導体を含むように酸化層
上にダブルゲート導体を形成するステップとを含む、ダ
ブルゲートＭＯＳＦＥＴを作製する方法を含む。ダブル
ゲート導体の形成中、ソースとドレインの領域及び酸化
層によりダブルゲート導体が自己整合する。
【００１０】ソースとドレインの領域の形成は、単結晶
シリコン・チャネル層から開口にシリコンをエピタキシ
ャル成長させるステップを含む。シリコンのエピタキシ
ャル成長は、ドーパントまたは合金としてのＳｉ、Ｇ
ｅ、Ｃ、Ｎの導入を含む。
【００１１】本発明のこの面にとって重要な課題が２つ
ある。まず、不純物の導入は拡散の制限を目的としてい
る。例えば炭素を導入するとボロンの拡散が減少する。
第２に、ＳｉxＧ1-x等の合金をソースとドレインの領域
に形成するのは、バンドギャップ技術である。例えば、
ＳｉxＧ1-xソースでは、チャネルに生成される"空孔"の
吸込み効率が良くなり、従って"キンク（kink）効果"が
少なくなる。
【００１２】ソースとドレインの領域の形成は、単結晶
シリコン・チャネル層から開口の一部にシリコンをエピ
タキシャル成長させ、開口の残りの部分をアモルファス
・シリコンで埋めてソースとドレインの領域を完成させ
ることによっても行える。
【００１３】積層構造の形成は、積層構造へのシリコン
基板の接合を含む。その場合、開口の形成時にシリコン
基板を露出させることができ、ソースとドレインの領域
の形成時に、単結晶シリコン・チャネル層とシリコン基
板から開口にシリコンをエピタキシャル成長させる。
【００１４】本発明の方法ではまた、ソースとドレイン
の領域を形成する前に、寄生容量を減らすために開口に
スペーサを形成する。スペーサは、ソースとドレインへ
の注入のために、チャネルに対して、セットバック領域
を形成するためにも使用する。
【００１５】本発明のプロセスにより、ｎチャネル・デ
バイスとｐチャネル・デバイスの両方を作製することが
できる。デバイスのタイプは、ソースとドレインの注入
に使用するドーパントのタイプによる（図４１等）。相
補型ＭＯＳ（ＣＭＯＳ）回路は、本発明により容易に実
現できる。
【００１６】本発明のダブルゲート集積回路は、チャネ
ル層、チャネル層に接続されるドープしたソースとドレ
インの領域、ゲート・チャネル層及びドープしたソース
とドレインの層を覆う絶縁体、絶縁体上のダブルゲート
導体（ダブルゲート導体はチャネル層の第１の側に第１
の導体、チャネル層の第２側に第２導体を含む）、ダブ
ルゲート導体の第１側に隣接した上パシベーション酸化
層と、ダブルゲート導体の上パシベーション酸化層とは
反対側の下パシベーション酸化層を含み、絶縁体の厚み
は、上パシベーション酸化層と下パシベーション酸化層
の厚みに依存しない。
【００１７】第１導体と第２導体は、ソースとドレイン
の領域及び絶縁体により自己整合する。ソースとドレイ
ンの領域は、チャネル層からエピタキシャル成長させる
シリコンを含む。エピタキシャル成長させるシリコンに
は、Ｓｉ、Ｇｅ、Ｃ、Ｎを使用できる。これに代えて、
アモルファス・シリコンとチャネル層からエピタキシャ
ル成長させるシリコンをソースとドレインの領域に含め
ることもできる。
【００１８】積層構造は、第１酸化層を含み、ソースと
ドレインの領域には、チャネル層及び基板からエピタキ
シャル成長させるシリコンを含めることができる。また
チャネル層は単結晶シリコン層を含む。
【００１９】本発明では、側壁の被着とエッチング方に
より、ダブルゲート電極とソース／ドレイン間に、下ゲ
ート酸化物及び上ゲート酸化物に依存せずに側壁誘電体
を形成する。従って、本発明では、側壁誘電体の厚みを
個別に制御でき、ソース／ドレインとゲート電極間のオ
ーバラップ容量を少なくすることができる。
【００２０】また、本発明では、ソース／ドレインとチ
ャネルの接合部でのバンドギャップ技術によって性能を
高めることができる。本発明では、エピタキシャル成長
時に炭素、窒素等の不純物を導入し、ソース／ドレイン
接合部の形成プロセスに続く熱サイクル時のドーパント
の拡散を最小にすることができる。
【００２１】本発明は更に、上下のゲートの自己整合
を、側壁の繰り返しエッチング・プロセスとその後の下
ゲートの側面リセスに頼ることなく達成している。本発
明では、下ゲートの上ゲートに対する位置合わせの精度
は、従来のように側方エッチング制御により制限される
ことがない。
【００２２】
【発明の実施の形態】本発明の構造を示した図１乃至図
４を参照する。本発明の構造は、シリコン・ウエハ等の
基板４、絶縁体３、ソースとドレインの領域９、ソー
ス、ドレイン、ゲートの接触１５、接触開口１４、ダブ
ルゲート１２、パシベーション誘電体１３、チャネル領
域５、絶縁体及び薄いゲート酸化物１１を含む。図２は
本発明の構造の平面図である。図１は、図２の線Ａ−Ａ
に沿った断面図を、図３は図２の線Ｂ−Ｂに沿った断面
図を示す。図４は、図４４乃至図４５に関して詳述する
誘電体スペーサ２１を含む他の実施例を示す。
【００２３】前記の構造を形成する好適な方法につい
て、図５乃至図３２を参照して説明する。図５で、基板
５と絶縁体１は、従来の作製方法、被着方法により形成
する。例えば、基板は、単結晶シリコン・ウエハ等の一
般的基板でよい。同様に、絶縁体１は、窒化シリコン、
二酸化シリコン、酸化アルミニウム等、任意のタイプの
絶縁体でよい。絶縁体１は、化学気相成長（ＣＶＤ）、
物理気相成長（ＰＶＤ）、スパッタリング等、一般的な
被着方法（または熱成長方法）によりシリコン・ウエハ
上に形成（または成長）することができる。絶縁体１
は、好適にはホット・ウォール拡散炉により熱成長させ
た二酸化シリコン（ＳｉＯ２）である。また、誘電層
は、窒化シリコン、酸化物／窒化物／酸化物（ＯＮＯ）
膜、五酸化タンタル（Ｔａ2Ｏ5）、ＢＰＳＧ（borophos
phosilicate glass）等の誘電体から形成できる。絶縁
体１は、作製するデバイスによるが、この例では０．１
ｎｍ乃至１００ｎｍの範囲、好適には２ｎｍである。
【００２４】図６に示す通り、第１絶縁体１の上部に、
二酸化シリコン、酸化アルミニウム、好適には窒化シリ
コン等の第２絶縁体２を形成する。第１絶縁体１と同
様、残りの物質の層の厚みは、設計要件に依存し、第２
絶縁体の厚みは、１０ｎｍ乃至５００ｎｍの範囲、好適
には１００ｎｍである。
【００２５】図７で、第２絶縁体２の上部に、前記のよ
うな周知の方法により、一般には埋め込み酸化層（ＢＯ
Ｘ）と呼ばれる厚みのある（１０ｎｍ乃至１０００ｎｍ
の範囲、好適には３００ｎｍ）前記のような絶縁体３を
形成する。
【００２６】次に、図７に示す通り、構造１、２、３、
５をウエハ４上に図７の矢印で示すように移動させ、A.
J. Auberton-HerveによりIEDM Technical Digest、 p.
3及び同文献内の参考文献に説明されているSmartCut等
の標準的なシリコン接合方法またはホウ素エッチング・
ステップにより、別の単結晶シリコン・ウエハ等、別の
基板４を厚みのある絶縁体３に接合する。
【００２７】単結晶シリコン（ＳＯＩ）ウエハ５は、例
えば、機械化学的研磨（ＣＭＰ）、酸化とエッチング等
の一般的な平坦化方法により、所要厚みまで薄くする。
図８の例では、ウエハ５を金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）のチャネル領域として使用
し、厚みは１ｎｍ乃至５００ｎｍの範囲、好適には約５
ｎｍである。所望厚みはデバイス・ゲート長による。
【００２８】図９で、ＳＯＩ層５上に、前記のような、
好適には二酸化シリコン６（０．１ｎｍ乃至１００ｎｍ
の範囲、例では好適には約２ｎｍ）等の薄い絶縁体を形
成し、二酸化シリコン層６の上部に、図１０に示すよう
に、前記のような、好適には窒化シリコン（１０ｎｍ乃
至５００ｎｍ、例では好適には約２５０ｎｍ）の厚い絶
縁体７を形成する。
【００２９】図１１で、開口８をエッチングして堆積膜
を形成し、エッチングは、埋め込み酸化層３内にまで一
定距離進んだ後停止する。開口８は、リソグラフィ・マ
スキング、エッチング等、従来の周知の方法により形成
できる。例えば、堆積膜は、Ｃｌ2、Ｏ2、Ｎ2、ＮＦ3、
ＳＦ6、ＣＦ4等のエッチング剤を使用できる混合ガスに
より、従来のドライ・エッチング等の手段によりエッチ
ングできる。マスク層は、厚み約１０ｎｍ乃至１００ｎ
ｍの範囲、好適には約３０ｎｍの、ドープしていないシ
リコン・ガラス・フォトレジストから形成する。構造の
平面図であり、図１１の断面の線Ａ−Ａを示す図１２に
示す通り、開口間距離は、この例で作製されるＭＯＳＦ
ＥＴのゲートの長さ（Ｌｇ）になる。
【００３０】図１３で、単結晶ＳＯＩチャネル５からエ
ピタキシャル・シリコン９を成長させて開口８を埋め
る。具体的には、構造全体を４００℃乃至１２００℃の
範囲まで加熱し、加熱と前記の方法でチャネルからシリ
コンをエピタキシャル成長させる。図１４は、構造の平
面図で、図１３を示す断面Ａ−Ａを示す。
【００３１】図１５で、前記のような周知の方法により
構造を平坦化する。前記の図と同様、図１６は、構造の
平面図で、図１５の構造を示す断面Ａ−Ａを示す。
【００３２】図１７に示すように、反応性イオン・エッ
チング等の一般的エッチング法により、開口８のシリコ
ン９にリセスを形成する。前記の被着方法により誘電体
１０（酸化物、窒化物等）をコンフォーマルに被着し、
後に、前記のような周知の方法によりエッチングしてス
ペーサ１０を形成する。例えば、低圧反応性イオン・エ
ッチング剤で異方性エッチングが行える。このようなエ
ッチングでは、水平面が、垂直面よりもかなり高いレー
ト（５０倍等）でエッチングされるので、エッチング・
プロセスの後に側壁スペーサ１０を残すことができる。
前記の図と同様、図１８は図１７の構造の平面図であ
る。
【００３３】図１９で、イオン注入３２により、開口８
のシリコン９を高ドープし、例としてのＭＯＳＦＥＴト
ランジスタのソースとドレインの領域を形成する。本発
明の主な特徴は、パターン化した絶縁体７が、ＳＯＩチ
ャネル領域５をイオン注入３２に対して保護し、自己整
合する注入マスクを含むことである。従って、スペーサ
１０は、チャネル領域５に対してソース／ドレインの注
入３２の位置をずらす役割を担う。
【００３４】図２０の構造の平面図に示すように、メサ
・マスクを形成し、図２１及び図２２に示すように、メ
サ・マスクで保護されない領域は、前記のようなエッチ
ング法により除去し、この例で述べているＭＯＳＦＥＴ
デバイスの個々のデバイスを分離する。図２３及び図２
４で、湿式化学エッチング（高温リン酸等）等の一般的
エッチング法により、上部の窒化物７と下部の窒化物２
を除去し、ドープしたシリコン（ソース／ドレイン等）
領域９のブリッジをなす懸吊したシリコン・チャネル５
を形成する。図２５及び図２６に示すように、絶縁体
１、６（犠牲パッド酸化物等）を、湿式化学エッチング
（フッ化水素酸を使用する等）等の一般的エッチング・
プロセスで除去する。
【００３５】図２７及び図２８の断面図と平面図に示す
通り、ＳＯＩチャネル５の上面と下面の両方に、前記の
ような周知の方法により、コンフォーマル・ゲート型絶
縁部１１（酸化物等）を成長または被着（好適には熱成
長）する。
【００３６】図２９で、ゲート酸化物１１まわりに、導
体物質１２（金属、合金、ドープしたポリシリコン、タ
ングステン、銅等）をコンフォーマルに被着し、この例
で説明しているＭＯＳＦＥＴ構造のダブルゲート導体を
形成する。図３０に示すように、導体物質１２上にはゲ
ート・マスクを形成する。次に、ゲート・マスクで保護
されない導体物質１２を選択的エッチングにより除去
し、図３１及び図３２に示す構造を得る。
【００３７】図１乃至図３に示した最終構造を得るた
め、前記のような従来の被着法によりパシベーション誘
電体１３を被着する。図１及び図２に示すように、前記
のような従来のフォトリソグラフィ・パターン形成とエ
ッチングのプロセスにより、パシベーション誘電体１３
及び酸化誘電体１１を通して接触開口１４を形成し、ソ
ースとドレインの領域９を露出させる。また、図２及び
図３に示すように、パシベーション誘電体１３を通して
同様な接触開口１４を形成し、導体物質１２を露出させ
る。次に、導体物質１５を被着し、後にパターン化し
（ここでも当業者には周知の、前記のようなマスキング
とエッチングの方法による）、ソースとドレインの領域
９及びダブルゲート導体１２との電気接触１５を形成す
る。
【００３８】図３３乃至図３６は、前の実施例のエピタ
キシャル成長シリコンではなくアモルファス・シリコン
の被着によりソース／ドレイン領域９を形成する他の実
施例を示す。
【００３９】具体的には、図３３に示すように、エピタ
キシャル・シリコン１６をＳＯＩチャネルから少しの距
離（例えば約２０ｎｍ）成長させる。この成長プロセス
は、エピタキシャル成長シリコン９について述べた成長
プロセスと同様であるが、前記のプロセスは比較的長い
時間継続する一方、この実施例では、シリコンのエピタ
キシャル成長を１ｎｍ乃至１００ｎｍの範囲に制限する
ために成長プロセスの時間を制限する。
【００４０】次に、図３５で、前記のような従来の被着
プロセスによりアモルファス・シリコン１７を被着し、
ソース／ドレイン領域１７を形成する。他の場合、作製
プロセスの他の部分は図５乃至図３２と同様である。
【００４１】図３７乃至図４１は、シリコンからのエピ
タキシャル成長及びＳＯＩチャネル５からのエピタキシ
ャル成長によりソース／ドレイン領域を形成する他の実
施例を示す。
【００４２】具体的には、図３７に示すように、ここで
も上部誘電体７を自己整合型マスクとして、埋め込み酸
化層（ＢＯＸ）３を通ってシリコン・ハンドル・ウエハ
４までのエッチングによりシード開口１８を開ける。開
口１８を形成するため、図１１に関して説明した開口８
を形成するエッチング・プロセスの時間を延長して、開
口１８を完全に基板４まで延長することができる。ま
た、前の開口８の形成後に、上部誘電体７を自己整合型
マスクとして、構造に対して別のエッチング・プロセス
も採用できる。上部誘電体７により充分なエッチング選
択性が得られない場合は、別のマスクをパターン化して
から、追加マスクを使用して酸化層（ＢＯＸ）３をシリ
コン・ハンドル・ウエハまでエッチングできる。
【００４３】図３９及び図４０で、シード開口１８（シ
リコン・ウエハ等）とＳＯＩチャネル５の露出したエッ
ジの両方からエピタキシャル・シリコンを、ソース／ド
レイン領域８がシリコン９で埋められるまで成長させ
る。
【００４４】この実施例の他の変形例として、シリコン
・ウエハ４を露出する前にチャネル・シリコン５からエ
ピタキシャル・シリコンを少量成長させることができ
る。この操作では、別のエッチング・プロセスで開口
８、１８を形成する。この操作で重要な点は、チャネル
・シリコン５から成長させるエピタキシャル・シリコン
の量である。ＳＯＩチャネル５から成長させるエピタキ
シャル・シリコンと、後に形成するシード開口１８を使
ってシリコン・ウエハ４から成長させるエピタキシャル
・シリコンとが、重要なチャネル領域から適正距離（５
０ｎｍ等）離れたところで接合するように、充分な量の
シリコンをチャネル・シリコン５から成長させる必要が
ある。例えば、ＳＯＩチャネル５から、積層構造の側壁
に対して約１ｎｍ乃至１００ｎｍ、好適には５０ｎｍ延
びたエピタキシャル・シリコンを部分的に成長させるた
め、エピタキシャル成長プロセスを一定時間継続でき
る。このようにして高ドープ領域に"接触ポイント"を形
成する。
【００４５】残りの作製プロセスは、図５乃至図３２に
関して説明したプロセスと同様であるが、ソースとドレ
インの領域９のシリコン物質は、ハンドル・ウエハ４の
シリコンと接触するので、図４１に示すように、シリコ
ン・ウエハ４に接合分離領域３４を形成する必要があ
る。例えば、ＮＭＯＳＦＥＴの場合、シード開口（分離
領域３４等）を形成するハンドル・ウエハ４の領域はｐ
型にする必要がある。一方ＰＭＯＳＦＥＴの場合は、シ
ード開口（分離領域３４等）を形成するハンドル・ウエ
ハの領域はｎ型にする必要がある。また、例えば、ＰＭ
ＯＳＦＥＴの場合、ドーピングは、ヒ素、リン等のＮ型
原子種を注入して行える。代表的な注入は、注入量約１
×１０12原子／ｃｍ2乃至３×１０15原子／ｃｍ2、エネ
ルギ約０．１ＫｅＶ乃至１００ＫｅＶのリン（Ｐ）、ヒ
素（Ａｓ）等である。また、シード開口１８を開ける場
合と同じマスク７を使って注入を行える。
【００４６】また、デバイス間間隔が接合分離領域３４
によって制限されないように、接合分離領域３４の大き
さを制限することが望ましい。注入領域３４は、接合分
離のためソース／ドレイン領域９よりも常にわずかに大
きくする必要がある。注入領域がソース／ドレイン領域
より小さい場合、ソース／ドレイン領域は、接合部が延
びていない部分で基板と電気的に短絡する可能性があ
る。接合分離注入の前にスペーサを使用すると（後述す
る図４５を参照）、接合分離注入位置がソース／ドレイ
ン領域のエッジに対してずれるので、接合部によるデバ
イス間間隔の開きが防止される。
【００４７】図４２乃至図４３は、本発明にバンド・ギ
ャップ技術或いは不純物技術を利用できる他の実施例を
示す。
【００４８】具体的には、図４２に示すように、ＳＯＩ
チャネル５からエピタキシャル・シリコン１９を成長さ
せる。ただしこの実施例は、先の制限付き成長シリコン
１６とは異なり、Ｓｉ、Ｇｅ、Ｃ、Ｎ等別の物質１９を
物質の制限付き成長に使用できる。残りの作製プロセス
は、図５乃至図３２に関して説明したプロセスと同様で
ある。炭素、窒素等の不純物をエピタキシャル成長時に
導入することで、ソースとドレインの領域９からのドー
パント拡散（後の熱作製サイクル時等）が最小になる。
【００４９】炭素、ゲルマニウム、窒素等の不純物を導
入することができ、これらは前記の実施例に使用でき
る。不純物は、注入、その場のドーピング（エピタキシ
ャル成長時）等により物質に導入できる。
【００５０】図４４乃至図４７は、デバイス構造に任意
の厚みのスペーサを導入する他の実施例を示す。具体的
には、図４４に示すように、前記のプロセスにより、エ
ピタキシャル・シリコン１６をＳＯＩチャネルから少し
の距離（例えば２０ｎｍ）成長させる。また、エピタキ
シャル成長シリコン１６の大きさをより正確に制御する
には、前記のような従来のエッチング・プロセス、好適
には反応性イオン・エッチング・プロセスにより小さい
エピタキシャル成長シリコン１６をエッチングして、Ｓ
ＯＩチャネル上に延びた領域にリセスを形成することが
できる。
【００５１】別に、エピタキシャル成長シリコン１６に
対してイオン注入を行えば、ＳＯＩチャネルへのアクセ
ス領域のコンダクタンスが改良される。例えば、このよ
うな注入は、注入量約１×１０12原子／ｃｍ2乃至３×
１０15原子／ｃｍ2、エネルギ・レベル０．１ＫｅＶ乃
至１００ＫｅＶで行える。
【００５２】図４４に示すように、構造全体に誘電体２
０をコンフォーマルに被着する。この誘電体の厚みによ
り、得られるスペーサの厚みが決まる。誘電体２０は、
酸化物−窒化物−酸化物（ＯＮＯ）等、先に述べたよう
なエッチング選択性が得られる誘電体である。
【００５３】前記のように、反応性イオン・エッチング
により、図４５に示すようにスペーサ２１を形成する。
図４６は、ＳＯＩチャネル５の露出したシリコン側壁か
ら誘電体スペーサ２１の残留物２２を除去するため行う
（反応性イオンエッチング、湿式化学エッチング等の）
等方性エッチング・プロセスの結果を示す。次に、図４
７のように、アモルファス・シリコン３１を被着してソ
ース／ドレイン領域を形成する。これに代えて、露出し
たＳＯＩチャネルの延長部１６からエピタキシャル・シ
リコンを再成長させ、ソースとドレインの領域を埋める
こともできる。残りの作製プロセスは、先に図５乃至図
３２に関して説明したプロセスと同様である。
【００５４】代表的なＳｉxＧｅ1-xＭＯＳＦＥＴは、デ
バイスのチャネルとして２つのシリコン層の間に挟まれ
たＳｉＧｅ膜を使用する。シリコンとシリコン・ゲルマ
ニウムのバンド・ギャップ・エネルギが異なるため、Ｓ
ｉＧｅ膜は、キャリアをＳｉＧｅ膜に閉じ込める量子井
戸を形成する。ＳｉＧｅ ＦＥＴの利点として、ＳｉＦ
ＥＴと比べてチャネル移動度が大きい。
【００５５】本発明に説明した手順により、ＳｉＧｅダ
ブルゲート構造を実現できる。このような構造を形成す
るには、先に説明したデバイス作製プロセスを、図２５
に示すように懸吊したＳＯＩブリッジ５が形成されるま
で行う。本発明は、オーバラップ容量を減らすため、エ
ピタキシャル延長部１６の成長ステップに続いて誘電体
スペーサ２１を前記のように導入する。図４８及び図４
９に示すように、ＣＶＤ（化学気相成長）等の方法によ
り、ＳｉＧｅ層３５を、ＳＯＩブリッジ５の全周にわた
り選択的に成長させる。次に、ＳＯＩブリッジ５の全周
にわたりシリコン・キャップ層３６を被着して、ＳｉＧ
ｅ膜３５を覆う。図４８及び図４９は、ＳｉＧｅ層とシ
リコン・キャップ層の被着の後のデバイスの２つの断面
を示す。ここから先のプロセス・ステップは前記のプロ
セス・ステップと同じである。具体的には、シリコン・
キャップ層３６の成長に続いて、図２７に示すように熱
ゲート酸化物１１を成長させ、続いて図２９に示すよう
にゲート導体を被着する。次に、図３１に示すようにゲ
ート導体物質をパターン化し、分離誘電体１３を被着す
る。最後に、接触開口１４とメタライゼーション１５に
よりデバイスの作製が完了する。
【００５６】図５０は、本発明の好適実施例のフロー図
である。項目８０で、図１０に示した積層構造を形成す
る。項目８１で、図１３に示すように、積層構造に開口
８を形成し、単結晶シリコン・チャネル層５からソース
とドレインの領域９をエピタキシャル成長させる。
【００５７】図１９に示すように、項目８２で、自己整
合マスクとして窒化層７を使用して拡散領域９をドープ
する。項目８３で、図２５に示すように、メサ・マスク
を形成し、積層構造の大半を除去して、ソースとドレイ
ンの領域９の間に懸吊したチャネル領域５を形成する。
次に、項目８４で、ゲート酸化物１１とダブルゲート導
体１２を形成し、項目８５で上酸化物１３を形成する。
【００５８】前記の本発明のプロセスと構造は、様々な
面で従来のプロセス、構造よりも優れている。例えば、
ソース／ドレインとゲート電極の間の絶縁体は、従来
は、上下のゲート酸化物の成長時に形成する。その場
合、従来の絶縁体の厚みはゲート酸化物の厚みに依存
し、個別に制御してゲート電極とソース／ドレイン領域
のオーバラップ容量を減らすことはできない。
【００５９】しかし、本発明では、側壁被着とエッチン
グの方法により、ダブルゲート電極１２とソース／ドレ
イン領域９の間に、下酸化物３と上酸化物１３に依存せ
ずに側壁誘電体１１を提供する。従って、本発明では、
側壁誘電体１１の厚みを、図２７に示すように個別に制
御できるので、本発明により、ソース／ドレイン領域９
とゲート電極１２の間のオーバラップ容量を減らすこと
ができる。
【００６０】前記の通り、ＭＯＳＦＥＴのソース／ドレ
インのバンドギャップ技術（ＳｉＧｅ等）により性能が
改良される。本発明では、ソース／ドレインとチャネル
の接合部でバンドギャップ技術を利用できる。
【００６１】本発明では、エピタキシャル成長時に炭
素、窒素等の不純物を導入でき、ソース／ドレイン接合
形成プロセスに続く熱サイクル時のドーパントの拡散が
最小になる。
【００６２】また、チャネルは、選択的エピタキシャル
成長によってではなくウエハ５の接合により形成される
ので、本発明でのシリコン・チャネル５の質は、良質な
単結晶バルク・シリコンと同じである。本発明では、ソ
ース／ドレイン領域９だけをエピタキシャル成長させ
る。ソース／ドレイン領域９は、縮退を促すようにドー
プされるので、ソース／ドレイン領域での物質の欠陥が
問題になることはない。
【００６３】更に、本発明は、上下のゲートの自己整合
を、従来のような側壁の繰り返しエッチング・プロセス
とその後の下ゲートの側方リセスに頼らずに達成する。
本発明では、下ゲートの上ゲートに対する整合の精度
が、従来のように側方エッチング制御によって制限され
ることがない。
【００６４】本発明は、好適実施例に関して説明した
が、当業者には明らかなように、本発明に変更を加えて
実施することは、特許請求の範囲の主旨と範囲から逸脱
することなく可能である。例えば、本発明はＭＯＳＦＥ
Ｔ構造に関して説明しているが、当業者には開示の内容
からわかる通り、本発明は、半導体デバイス、トランジ
スタ、他の電界効果型デバイス等、同様な全ての集積回
路デバイスに適用できる。
【００６５】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６６】（１）ダブルゲート集積回路を作製する方
法であって、チャネル層及び該チャネル層の各面に第１
絶縁体を持つ積層構造を形成するステップと、前記積層
構造に開口を形成するステップと、前記開口にソースと
ドレインの領域を形成するステップと、前記ソースとド
レインの領域をドープし、前記積層構造の前記開口によ
り該ドーピングのアライメントをとるステップと、前記
積層構造の部分部分を除去して、前記ソースとドレイン
の領域から懸吊した前記チャネル層を残すステップと、
第２絶縁体を形成して、前記ソースとドレインの領域及
び前記チャネル層を覆うステップと、前記チャネル層の
第１側に第１導体が、前記チャネル層の第２側に第２導
体が含まれるように前記第２絶縁体上にダブルゲート導
体を形成するステップと、を含む、方法。 （２）前記ダブルゲート導体の形成時、前記ソースとド
レインの領域及び前記第２絶縁体によって前記ダブルゲ
ート導体が自己整合する、前記（１）記載の方法。 （３）前記積層構造の形成は、前記第１絶縁体の１つに
隣接した下絶縁体の形成を含み、更に、前記ダブルゲー
ト導体の形成後、前記下絶縁体に対して前記ダブルゲー
ト導体の反対側に上絶縁体を形成するステップを含み、
前記第２絶縁体の厚みを、前記下絶縁体と前記上絶縁体
の厚みに依存しないようにする、前記（１）記載の方
法。 （４）前記ソースとドレインの領域の形成ステップは、
前記チャネル層から前記開口にソースとドレインの領域
をエピタキシャル成長させるステップを含む、前記
（１）記載の方法。 （５）前記ソースとドレインの領域のエピタキシャル成
長ステップは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１
つ以上を導入するステップを含む、前記（４）記載の方
法。 （６）前記ソースとドレインの領域の形成ステップは、
前記チャネル層から前記開口に前記ソースとドレインの
領域の一部をエピタキシャル成長させ、前記開口の残り
の部分をアモルファス・シリコンで埋めて前記ソースと
ドレインの領域を完成させるステップを含む、前記
（１）記載の方法。 （７）前記積層構造の形成ステップは、基板を前記積層
構造に接続するステップを含み、前記開口の形成ステッ
プは、前記基板を露出させるステップを含み、前記ソー
スとドレインの領域の形成ステップは、前記チャネル層
及び前記基板から前記開口に前記ソースとドレインの領
域をエピタキシャル成長させるステップを含む、前記
（１）記載の方法。 （８）前記チャネル層は、単結晶シリコン層を含み、前
記積層構造の形成ステップは、該単結晶シリコン・ウエ
ハの各面に前記第１絶縁体を被着するステップを含む、
前記（１）記載の方法。 （９）ダブルゲート金属酸化物半導体トランジスタを作
製する方法であって、単結晶シリコン・チャネル層及び
該単結晶シリコン・チャネルの各面に絶縁酸化物と窒化
物の層を持つ積層構造を形成するステップと、前記積層
構造に開口を形成するステップと、前記開口にソースと
ドレインの領域を形成するステップと、前記ソースとド
レインの領域をドープし、前記積層構造の前記開口によ
り該ドーピングのアライメントをとるステップと、前記
積層構造の部分部分を除去して、前記ソースとドレイン
の領域から懸吊した前記単結晶シリコン・チャネル層を
残すステップと、酸化層を形成して、前記ソースとドレ
インの領域及び前記単結晶シリコン・チャネル層を覆う
ステップと、前記単結晶シリコン・チャネル層の第１側
に第１導体が、前記単結晶シリコン・チャネル層の第２
側に第２導体が含まれるように前記酸化層上にダブルゲ
ート導体を形成するステップと、を含む、方法。 （１０）前記ダブルゲート導体の形成時、前記ソースと
ドレインの領域及び前記酸化層により前記ダブルゲート
導体が自己整合する、前記（９）記載の方法。 （１１）前記積層構造の形成は、前記第１絶縁体の１つ
に隣接した下酸化層の形成を含み、更に、前記ダブルゲ
ート導体の形成後、前記下酸化層に対して前記ダブルゲ
ート導体の反対側に上酸化層を形成するステップを含
み、前記ゲート酸化層の厚みを、前記上酸化層と前記下
酸化層の厚みに依存しないようにする、前記（９）記載
の方法。 （１２）前記ソースとドレインの領域の形成ステップ
は、前記単結晶シリコン・チャネル層から前記開口にシ
リコンをエピタキシャル成長させるステップを含む、前
記（９）記載の方法。 （１３）前記シリコンのエピタキシャル成長ステップ
は、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上を導
入するステップを含む、前記（１２）記載の方法。 （１４）前記ソースとドレインの領域の形成ステップ
は、前記単結晶シリコン・チャネル層から前記開口の一
部にシリコンをエピタキシャル成長させ、前記開口の残
りの部分をアモルファス・シリコンで埋めて前記ソース
とドレインの領域を完成させるステップを含む、前記
（９）記載の方法。 （１５）前記積層構造の形成ステップは、シリコン基板
を前記積層構造に接続するステップを含み、前記開口の
形成ステップは、前記シリコン基板を露出させるステッ
プを含み、前記ソースとドレインの領域の形成ステップ
は、前記単結晶シリコン・チャネル層及び前記シリコン
基板から前記開口にシリコンをエピタキシャル成長させ
るステップを含む、前記（９）記載の方法。 （１６）前記ソースとドレインの領域の形成前に、前記
開口にスペーサを形成するステップを含む、前記（９）
記載の方法。 （１７）ダブルゲート集積回路であって、チャネル層
と、ドープし、前記チャネル層に接続したソースとドレ
インの領域と、前記チャネル層と前記ドープしたソース
とドレインの領域を覆うゲート絶縁体と、前記絶縁体上
に、前記チャネル層の第１側に第１導体と、前記チャネ
ル層の第２側に第２導体とを含むダブルゲート導体と、
前記ダブルゲート導体の第１側に隣接する上絶縁体と、
前記上絶縁体に対して前記ダブルゲート導体の反対側の
下絶縁体とを含み、前記ゲート絶縁体の厚みは、前記上
絶縁体と前記下絶縁体の厚みに依存しない、集積回路。 （１８）前記第１導体と前記第２導体は前記ドープした
ソースとドレインの領域により自己整合する、前記（１
７）記載のダブルゲート集積回路。 （１９）前記ドープしたソースとドレインの領域は、前
記チャネル層からエピタキシャル成長させたシリコンを
含む、前記（１７）記載のダブルゲート集積回路。 （２０）前記エピタキシャル成長シリコンは、Ｓｉ、Ｇ
ｅ、Ｃ、Ｎ、合金のいずれか１つ以上を含む、前記（１
９）記載のダブルゲート集積回路。 （２１）前記ソースとドレインの領域はアモルファス・
シリコン及び前記チャネル層からエピタキシャル成長さ
せたシリコンを含む、前記（１７）記載のダブルゲート
集積回路。 （２２）前記下絶縁体に接続された基板を含み、前記ソ
ースとドレインの領域は、前記チャネル層と前記基板と
からエピタキシャル成長させたシリコンを含む、前記
（１７）記載のダブルゲート集積回路。 （２３）前記チャネル層は単結晶シリコン層を含む、前
記（１７）記載のダブルゲート集積回路。
【図面の簡単な説明】
【図１】本発明の完成したデバイスを示す図である。
【図２】本発明の完成したデバイスを示す図である。
【図３】本発明の完成したデバイスを示す図である。
【図４】本発明の完成したデバイスを示す図である。
【図５】最終デバイスを得るための好適な作製手順を示
す図である。
【図６】最終デバイスを得るための好適な作製手順を示
す図である。
【図７】最終デバイスを得るための好適な作製手順を示
す図である。
【図８】最終デバイスを得るための好適な作製手順を示
す図である。
【図９】最終デバイスを得るための好適な作製手順を示
す図である。
【図１０】最終デバイスを得るための好適な作製手順を
示す図である。
【図１１】最終デバイスを得るための好適な作製手順を
示す図である。
【図１２】最終デバイスを得るための好適な作製手順を
示す図である。
【図１３】最終デバイスを得るための好適な作製手順を
示す図である。
【図１４】最終デバイスを得るための好適な作製手順を
示す図である。
【図１５】最終デバイスを得るための好適な作製手順を
示す図である。
【図１６】最終デバイスを得るための好適な作製手順を
示す図である。
【図１７】最終デバイスを得るための好適な作製手順を
示す図である。
【図１８】最終デバイスを得るための好適な作製手順を
示す図である。
【図１９】最終デバイスを得るための好適な作製手順を
示す図である。
【図２０】最終デバイスを得るための好適な作製手順を
示す図である。
【図２１】最終デバイスを得るための好適な作製手順を
示す図である。
【図２２】最終デバイスを得るための好適な作製手順を
示す図である。
【図２３】最終デバイスを得るための好適な作製手順を
示す図である。
【図２４】最終デバイスを得るための好適な作製手順を
示す図である。
【図２５】最終デバイスを得るための好適な作製手順を
示す図である。
【図２６】最終デバイスを得るための好適な作製手順を
示す図である。
【図２７】最終デバイスを得るための好適な作製手順を
示す図である。
【図２８】最終デバイスを得るための好適な作製手順を
示す図である。
【図２９】最終デバイスを得るための好適な作製手順を
示す図である。
【図３０】最終デバイスを得るための好適な作製手順を
示す図である。
【図３１】最終デバイスを得るための好適な作製手順を
示す図である。
【図３２】最終デバイスを得るための好適な作製手順を
示す図である。
【図３３】本発明の他の実施例を示す図である。
【図３４】本発明の他の実施例を示す図である。
【図３５】本発明の他の実施例を示す図である。
【図３６】本発明の他の実施例を示す図である。
【図３７】本発明の他の実施例を示す図である。
【図３８】本発明の他の実施例を示す図である。
【図３９】本発明の他の実施例を示す図である。
【図４０】本発明の他の実施例を示す図である。
【図４１】本発明の他の実施例を示す図である。
【図４２】バンドギャップ技術を示す本発明の他の実施
例の図である。
【図４３】バンドギャップ技術を示す本発明の他の実施
例の図である。
【図４４】側壁スペーサを形成する本発明の他の実施例
を示す図である。
【図４５】側壁スペーサを形成する本発明の他の実施例
を示す図である。
【図４６】側壁スペーサを形成する本発明の他の実施例
を示す図である。
【図４７】側壁スペーサを形成する本発明の他の実施例
を示す図である。
【図４８】ＳｉＧｅとシリコン・キャップ層の被着後の
断面を示す図である。
【図４９】ＳｉＧｅとシリコン・キャップ層の被着後の
断面を示す図である。
【図５０】好適実施例のフロー図である。
【符号の説明】
１、２、３、６、７ 絶縁体 ４、５ シリコン・ウエハ ９、１６、１９ エピタキシャル・シリコン １０、２０ 誘電体 １１ ゲート酸化物 １２ 導体物質 １３ パシベーション誘電体（上酸化物） １５ メタライゼーション １７、３１ アモルファス・シリコン １９ 物質 ２１ 誘電体スペーサ ２２ スペーサ ３２ イオン注入 ３４ 接合分離領域 ３６ シリコン・キャップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケビン・ケイ・チャン アメリカ合衆国10314、ニューヨーク州ス タテン・アイランド、スレイトン・アベニ ュー 41 (72)発明者 ガイ・エム・コーエン アメリカ合衆国10547、ニューヨーク州モ ヘガン・レーク、ニュー・チャレット・ド ライブ 157 (72)発明者 ユアン・タワー アメリカ合衆国10506、ニューヨーク州ベ ッドフォード、フィンチ・レーン 11 (72)発明者 ホン−サン・ピー・ワン アメリカ合衆国10514、ニューヨーク州チ ャパクア、バレー・ビュー・ロード 15

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】ダブルゲート集積回路を作製する方法であ
    って、 チャネル層及び該チャネル層の各面に第１絶縁体を持つ
    積層構造を形成するステップと、 前記積層構造に開口を形成するステップと、 前記開口にソースとドレインの領域を形成するステップ
    と、 前記ソースとドレインの領域をドープし、前記積層構造
    の前記開口により該ドーピングのアライメントをとるス
    テップと、 前記積層構造の部分部分を除去して、前記ソースとドレ
    インの領域から懸吊した前記チャネル層を残すステップ
    と、 第２絶縁体を形成して、前記ソースとドレインの領域及
    び前記チャネル層を覆うステップと、 前記チャネル層の第１側に第１導体が、前記チャネル層
    の第２側に第２導体が含まれるように前記第２絶縁体上
    にダブルゲート導体を形成するステップと、 を含む、方法。
  2. 【請求項２】前記ダブルゲート導体の形成時、前記ソー
    スとドレインの領域及び前記第２絶縁体によって前記ダ
    ブルゲート導体が自己整合する、請求項１記載の方法。
  3. 【請求項３】前記積層構造の形成は、前記第１絶縁体の
    １つに隣接した下絶縁体の形成を含み、更に、前記ダブ
    ルゲート導体の形成後、前記下絶縁体に対して前記ダブ
    ルゲート導体の反対側に上絶縁体を形成するステップを
    含み、前記第２絶縁体の厚みを、前記下絶縁体と前記上
    絶縁体の厚みに依存しないようにする、請求項１記載の
    方法。
  4. 【請求項４】前記ソースとドレインの領域の形成ステッ
    プは、前記チャネル層から前記開口にソースとドレイン
    の領域をエピタキシャル成長させるステップを含む、請
    求項１記載の方法。
  5. 【請求項５】前記ソースとドレインの領域のエピタキシ
    ャル成長ステップは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいず
    れか１つ以上を導入するステップを含む、請求項４記載
    の方法。
  6. 【請求項６】前記ソースとドレインの領域の形成ステッ
    プは、前記チャネル層から前記開口に前記ソースとドレ
    インの領域の一部をエピタキシャル成長させ、前記開口
    の残りの部分をアモルファス・シリコンで埋めて前記ソ
    ースとドレインの領域を完成させるステップを含む、請
    求項１記載の方法。
  7. 【請求項７】前記積層構造の形成ステップは、基板を前
    記積層構造に接続するステップを含み、 前記開口の形成ステップは、前記基板を露出させるステ
    ップを含み、 前記ソースとドレインの領域の形成ステップは、前記チ
    ャネル層及び前記基板から前記開口に前記ソースとドレ
    インの領域をエピタキシャル成長させるステップを含
    む、 請求項１記載の方法。
  8. 【請求項８】前記チャネル層は、単結晶シリコン層を含
    み、前記積層構造の形成ステップは、該単結晶シリコン
    ・ウエハの各面に前記第１絶縁体を被着するステップを
    含む、請求項１記載の方法。
  9. 【請求項９】ダブルゲート金属酸化物半導体トランジス
    タを作製する方法であって、 単結晶シリコン・チャネル層及び該単結晶シリコン・チ
    ャネルの各面に絶縁酸化物と窒化物の層を持つ積層構造
    を形成するステップと、 前記積層構造に開口を形成するステップと、 前記開口にソースとドレインの領域を形成するステップ
    と、 前記ソースとドレインの領域をドープし、前記積層構造
    の前記開口により該ドーピングのアライメントをとるス
    テップと、 前記積層構造の部分部分を除去して、前記ソースとドレ
    インの領域から懸吊した前記単結晶シリコン・チャネル
    層を残すステップと、 酸化層を形成して、前記ソースとドレインの領域及び前
    記単結晶シリコン・チャネル層を覆うステップと、 前記単結晶シリコン・チャネル層の第１側に第１導体
    が、前記単結晶シリコン・チャネル層の第２側に第２導
    体が含まれるように前記酸化層上にダブルゲート導体を
    形成するステップと、 を含む、方法。
  10. 【請求項１０】前記ダブルゲート導体の形成時、前記ソ
    ースとドレインの領域及び前記酸化層により前記ダブル
    ゲート導体が自己整合する、請求項９記載の方法。
  11. 【請求項１１】前記積層構造の形成は、前記第１絶縁体
    の１つに隣接した下酸化層の形成を含み、更に、前記ダ
    ブルゲート導体の形成後、前記下酸化層に対して前記ダ
    ブルゲート導体の反対側に上酸化層を形成するステップ
    を含み、前記ゲート酸化層の厚みを、前記上酸化層と前
    記下酸化層の厚みに依存しないようにする、請求項９記
    載の方法。
  12. 【請求項１２】前記ソースとドレインの領域の形成ステ
    ップは、前記単結晶シリコン・チャネル層から前記開口
    にシリコンをエピタキシャル成長させるステップを含
    む、請求項９記載の方法。
  13. 【請求項１３】前記シリコンのエピタキシャル成長ステ
    ップは、Ｓｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上
    を導入するステップを含む、請求項１２記載の方法。
  14. 【請求項１４】前記ソースとドレインの領域の形成ステ
    ップは、前記単結晶シリコン・チャネル層から前記開口
    の一部にシリコンをエピタキシャル成長させ、前記開口
    の残りの部分をアモルファス・シリコンで埋めて前記ソ
    ースとドレインの領域を完成させるステップを含む、請
    求項９記載の方法。
  15. 【請求項１５】前記積層構造の形成ステップは、シリコ
    ン基板を前記積層構造に接続するステップを含み、 前記開口の形成ステップは、前記シリコン基板を露出さ
    せるステップを含み、 前記ソースとドレインの領域の形成ステップは、前記単
    結晶シリコン・チャネル層及び前記シリコン基板から前
    記開口にシリコンをエピタキシャル成長させるステップ
    を含む、請求項９記載の方法。
  16. 【請求項１６】前記ソースとドレインの領域の形成前
    に、前記開口にスペーサを形成するステップを含む、請
    求項９記載の方法。
  17. 【請求項１７】ダブルゲート集積回路であって、 チャネル層と、 ドープし、前記チャネル層に接続したソースとドレイン
    の領域と、 前記チャネル層と前記ドープしたソースとドレインの領
    域を覆うゲート絶縁体と、 前記絶縁体上に、前記チャネル層の第１側に第１導体
    と、前記チャネル層の第２側に第２導体とを含むダブル
    ゲート導体と、 前記ダブルゲート導体の第１側に隣接する上絶縁体と、 前記上絶縁体に対して前記ダブルゲート導体の反対側の
    下絶縁体とを含み、前記ゲート絶縁体の厚みは、前記上
    絶縁体と前記下絶縁体の厚みに依存しない、 集積回路。
  18. 【請求項１８】前記第１導体と前記第２導体は前記ドー
    プしたソースとドレインの領域により自己整合する、請
    求項１７記載のダブルゲート集積回路。
  19. 【請求項１９】前記ドープしたソースとドレインの領域
    は、前記チャネル層からエピタキシャル成長させたシリ
    コンを含む、請求項１７記載のダブルゲート集積回路。
  20. 【請求項２０】前記エピタキシャル成長シリコンは、Ｓ
    ｉ、Ｇｅ、Ｃ、Ｎ、合金のいずれか１つ以上を含む、請
    求項１９記載のダブルゲート集積回路。
  21. 【請求項２１】前記ソースとドレインの領域はアモルフ
    ァス・シリコン及び前記チャネル層からエピタキシャル
    成長させたシリコンを含む、請求項１７記載のダブルゲ
    ート集積回路。
  22. 【請求項２２】前記下絶縁体に接続された基板を含み、
    前記ソースとドレインの領域は、前記チャネル層と前記
    基板とからエピタキシャル成長させたシリコンを含む、
    請求項１７記載のダブルゲート集積回路。
  23. 【請求項２３】前記チャネル層は単結晶シリコン層を含
    む、請求項１７記載のダブルゲート集積回路。
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