JP2019149567A - 半導体装置 - Google Patents

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JP2019149567A
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oxide semiconductor
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宮入　秀和
Hidekazu Miyairi
秀和 宮入
一哉 花岡
Kazuya Hanaoka
一哉 花岡
英 本堂
Suguru Hondo
英 本堂
山崎　舜平
Shunpei Yamazaki
舜平 山崎
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Abstract

【課題】高い動作速度を有する半導体装置を提供する。または、優れたスイッチング特性を有する半導体装置を提供する。または、集積度の高い半導体装置を提供する。または、微細な構造を有する半導体装置を提供する。【解決手段】絶縁表面上に開口部を有する半導体膜を形成し、半導体膜上および開口部内に導電膜を形成した後、半導体膜上の導電膜を除去することで開口部内に導電ピラーを形成し、導電ピラー上および半導体膜上に島状のマスクを形成し、マスクを用いて、導電ピラーおよび半導体膜をエッチングして第１の電極および第１の半導体を形成し、第１の半導体の上面および側面にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第１の半導体の上面および側面に面するゲート電極を形成する。【選択図】図１

Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン
、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に
、本発明は、例えば、半導体装置、表示装置、液晶表示装置、発光装置、それらの駆動方
法、またはそれらを生産する方法に関する。特に、本発明は、トランジスタを有する半導
体装置、表示装置、発光装置、またはそれらの駆動方法などに関する。または、本発明は
、当該半導体装置、当該表示装置、または当該発光装置を有する電子機器などに関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置
全般をいう。表示装置、電気光学装置、半導体回路および電子機器などは、半導体装置を
有している場合がある。
近年は、インジウム、ガリウムおよび亜鉛を有する酸化物半導体膜を用いたトランジスタ
が注目されている。
ところで、酸化物半導体膜を用いたトランジスタは、オフ状態において極めてリーク電流
が小さいことが知られている。例えば、酸化物半導体膜を用いたトランジスタの低いリー
ク特性と、シリコンを用いたトランジスタの高いオン特性を組み合わせた低消費電力の半
導体装置などが開示されている（特許文献１参照）。
特開２０１１−１７１７０２号公報
高い動作速度を有する半導体装置を提供することを、課題の一とする。または、優れたス
イッチング特性を有する半導体装置を提供することを、課題の一とする。または、集積度
の高い半導体装置を提供することを課題の一とする。または、微細な構造を有する半導体
装置を提供することを、課題の一とする。または、新規な半導体装置を提供することを、
課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上に開口部を有する半導体膜を形成し、半導体膜上および開
口部内に導電膜を形成した後、半導体膜上の導電膜を除去することで開口部内に導電ピラ
ーを形成し、導電ピラー上および半導体膜上に島状のマスクを形成し、マスクを用いて、
導電ピラーおよび半導体膜をエッチングして第１の電極および第１の半導体を形成し、第
１の半導体の上面および側面にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第１の半
導体の上面および側面に面するゲート電極を形成する半導体装置の作製方法である。
また、本発明の一態様は、絶縁表面上に第１の開口部および第２の開口部を有する半導体
膜を形成し、半導体膜上、第１の開口部内および第２の開口部内に導電膜を形成した後、
半導体膜上の導電膜を除去することで第１の開口部内および第２の開口部内に第１の導電
ピラーおよび第２の導電ピラーを形成し、第１の導電ピラー上、第２の導電ピラー上およ
び半導体膜上に島状のマスクを形成し、マスクを用いて、第１の導電ピラー、第２の導電
ピラーおよび半導体膜をエッチングして第１の電極、第２の電極および第１の半導体を形
成し、第１の半導体は、第１の電極と第２の電極に挟まれるように形成され、第１の半導
体の上面および側面にゲート絶縁膜を形成し、ゲート絶縁膜上で接し、第１の半導体の上
面および側面に面するゲート電極を形成する半導体装置の作製方法である。
また、上記構成において、半導体膜は酸化物半導体膜であることが好ましい。
また、本発明の一態様は、絶縁表面上の、第１の半導体膜、ソース電極およびドレイン電
極と、第１の半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、ソ
ース電極とドレイン電極は、第１の半導体膜の側面と接し、第１の半導体膜は、ソース電
極とドレイン電極に挟まれており、第１の半導体膜の少なくとも辺の一以上がソース電極
またはドレイン電極の辺の一以上と接する半導体装置である。
また、上記構成において、ゲート電極は、ドレイン電極またはソース電極の少なくとも一
つと重なる領域を有することが好ましい。あるいは、上記構成において、半導体膜は、半
導体膜のチャネル形成領域とソース電極またはドレイン電極との間に電界緩和領域を有す
ることが好ましい。
また、上記構成において、第１の半導体膜は酸化物半導体膜であることが好ましい。また
、第１の半導体膜の下に第２の半導体膜を有し、第２の半導体膜は酸化物半導体膜であり
、第２の半導体膜の厚さは、ゲート絶縁膜の厚さよりも厚いことが好ましい。
また、本発明の一態様は、シリコンを用いた第１のトランジスタと、第１のトランジスタ
上の第１の絶縁膜と、第１の絶縁膜上の酸化物半導体膜、ソース電極およびドレイン電極
と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のゲート電極と、を有し、ソー
ス電極とドレイン電極は、酸化物半導体膜の側面と接し、酸化物半導体膜は、ソース電極
とドレイン電極に挟まれており、酸化物半導体膜の少なくとも辺の一以上がソース電極ま
たはドレイン電極の辺の一以上と接する半導体装置である。
微細化に伴い顕著となる電気特性の低下を抑制できる構成の半導体装置を提供することが
できる。または、高い動作速度を有する半導体装置を提供することができる。または、優
れたスイッチング特性を有する半導体装置を提供することができる。または、集積度の高
い半導体装置を提供することができる。または、微細な構造を有する半導体装置を提供す
ることができる。なお、本発明の一態様はこれらの効果に限定されるものではない。例え
ば、本発明の一態様は、場合によっては、または、状況に応じて、これらの効果以外の効
果を有する場合もある。または、例えば、本発明の一態様は、場合によっては、または、
状況に応じて、これらの効果を有さない場合もある。
本発明の一態様に係るトランジスタの一例を示す上面図および断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図および立体図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 トランジスタの断面図。 バンド構造を説明する図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図および立体図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置の作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係る半導体装置の一例を示す回路図およびタイミングチャート。 本発明の一態様に係る半導体装置の一例を示すブロック図および回路図。 本発明の一態様に係るＣＰＵの一例を示すブロック図。 本発明の一態様に係る半導体装置及びその作製方法の一例を示す断面図。 本発明の一態様に係る半導体装置及びその作製方法の一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 本発明の一態様に係るトランジスタの一例を示す断面図。 トランジスタの電気特性を説明する図。 実施の形態に係る、表示装置の回路図。 実施の形態に係る、電子機器。 実施の形態に係る、ＲＦＩＤの使用例。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に
理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるもの
ではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異
なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じく
し、特に符号を付さない場合がある。
なお、図において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。
また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）
との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である
。
本明細書においては、「電気的に接続する」と表現される場合であっても、現実の回路に
おいては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順または積層順
を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと
適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本
発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
本明細書において、例えば、物体の形状を「径」、「粒径」、「大きさ」、「サイズ」、
「幅」などで規定する場合、物体が収まる最小の立方体における一辺の長さ、または物体
の一断面における円相当径と読み替えてもよい。物体の一断面における円相当径とは、物
体の一断面と等しい面積となる正円の直径をいう。
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」とし
ての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と
言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体
」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」とし
ての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密
に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と
言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体
」と言い換えることができる場合がある。
また、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、
「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう
。したがって、８５°以上９５°以下の場合も含まれる。
（実施の形態１）
本実施の形態では、本発明の一態様のトランジスタ、半導体装置等について説明する。
＜トランジスタ構造（１）＞
以下では、本発明の一態様に係るトランジスタ構造の一例について説明する。
図１は、トランジスタの上面図および断面図である。図１（Ａ）は、トランジスタの上面
図である。図１（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図１（Ｂ）に示す。
また、図１（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図１（Ｃ）に示す。
図１（Ｂ）において、トランジスタは基板５０上の絶縁膜５２と、絶縁膜５２上の半導体
膜５６と、半導体膜５６上のゲート絶縁膜６２と、ゲート絶縁膜６２上のゲート電極５４
と、半導体膜５６の側面に接するソース電極６６ａおよびドレイン電極６６ｂと、を有す
る。なお、好ましくは、ゲート電極５４上、ソース電極６６ａ上およびドレイン電極６６
ｂ上の保護絶縁膜６８と、保護絶縁膜６８上の配線６７ａおよび配線６７ｂと、を有する
。また、保護絶縁膜６８は、ソース電極６６ａおよびドレイン電極６６ｂにそれぞれ達す
る開口部を有し、当該開口部を介して配線６７ａおよび配線６７ｂと、ソース電極６６ａ
およびドレイン電極６６ｂとが、それぞれ接する。なお、トランジスタは、絶縁膜５２を
有さなくても構わない場合がある。
図１（Ｂ）に示す通り、ソース電極６６ａおよびドレイン電極６６ｂは、半導体膜５６の
側面に接する。半導体膜５６のチャネル形成領域と、ソース電極６６ａおよびドレイン電
極６６ｂが接することにより、トランジスタの抵抗を減らすことが可能となり、オン電流
を高くすることが可能となる。なお、半導体膜５６のチャネル形成領域と、ソース電極６
６ａおよびドレイン電極６６ｂの間に、ソース電極６６ａおよびドレイン電極６６ｂより
抵抗が高い電界緩和領域を設けてもよい。また、図１（Ｂ）において、基板表面から半導
体膜５６の上面までの高さをａ、基板表面からソース電極およびドレイン電極の上面まで
の高さをｂ１およびｂ２とすると、ａ＜ｂ１およびａ＜ｂ２を満たす。また、後に図２５
（Ｂ）および図２５（Ｃ）に示す通り、ａ、ｂ１およびｂ２の関係は、作製方法によって
も異なる。ここで上面に凹凸がある場合には、上面の高さは基板表面から上面の最も高い
部分までの高さとする。
ここで、チャネル形成領域とは、上面図において、半導体膜５６において、ゲート電極５
４と重なり、かつソース領域とドレイン領域に挟まれる領域をいう。また、チャネル長と
は、上面図において、ソース領域とドレイン領域との距離をいう。すなわち、図１（Ａ）
では、チャネル長は、図中に矢印で示したチャネル長９１である。また、半導体膜５６の
幅Ｗを、半導体膜とゲート電極とが重なる領域における、ソース領域とドレイン領域とが
平行に向かい合っている長さと定義する。すなわち、図１（Ａ）では、幅Ｗは、図中に矢
印で示した幅９２である。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中
で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域に
おける、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトラン
ジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つの
トランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書で
は、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小
値または平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャ
ネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示され
るチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）、例えばここでは図１の幅９２と
、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャ
ネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくな
り、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するト
ランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面
に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において
示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅
の方が大きくなる。
ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実
測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見
積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形
状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である
。
そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重な
る領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチ
ャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ
Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合
には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明
細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。
なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込み
チャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって
、値を決定することができる。
なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求
める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチ
ャネル幅を用いて計算する場合とは異なる値をとる場合がある。
ソース電極６６ａおよびドレイン電極６６ｂには、導電材料を用いることが好ましい。導
電材料を用いることにより、ソース領域およびドレイン領域に半導体膜を用いる場合に比
べて、厚さ方向の導電性を均一にすることができる。ソース領域およびドレイン領域に半
導体膜を用いる場合には、ソース領域およびドレイン領域の抵抗を充分に低くするために
は例えば不純物添加などを行うが、例えばイオン注入やイオンドーピングを用いて不純物
添加する場合、深さ方向に分布を生じる。
図１に示す半導体膜５６は、例えば酸化物半導体膜を用いればよい。酸化物半導体膜につ
いては酸化物半導体膜１０６の記載において後述する。または、半導体膜５６は、シリコ
ン、ゲルマニウムなどの半導体のほか、シリコンゲルマニウム、炭化シリコン、窒化ガリ
ウム、ＧａＡｓ（ガリウムヒ素）、ＩｎＡｓ（インジウムヒ素）、ＩｎＧａＡｓ（インジ
ウムガリウムヒ素）などの化合物半導体、有機半導体などの半導体を用いてもよい。
半導体膜５６の幅Ｗに対して、半導体膜の厚さをｔとして、アスペクト比Ｒ＝ｔ／Ｗと定
義する。Ｒは、好ましくは０．０１以上１００以下、より好ましくは０．０５以上５０以
下、さらに好ましくは０．１以上１５以下とする。なお、Ｒは特にこの範囲に限定されな
い。また、半導体膜が複数の膜の積層で形成されている場合は、半導体膜の厚さｔは積層
された各膜厚の合計とする。
ここで、半導体膜５６とソース電極６６ａまたはドレイン電極６６ｂとの界面の角度につ
いて、図３４を用いて説明する。図３４（Ａ）はトランジスタの上面図である。また、図
３４（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図３４（Ｂ）に示す。また、図
３４（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図３４（Ｃ）に示す。また、図
３４（Ｄ）は、図３４（Ｂ）の破線で囲まれた領域７１の拡大図である。図３４（Ｄ）に
示す角度θは、一点鎖線Ａ−Ｂに対応する断面において、半導体膜５６の底面と、半導体
膜５６とソース電極６６ａとの界面の、角度を表す。θが７０°≦θ≦９０°の範囲を満
たす場合は、後に図４を用いて説明する通り、例えば導電膜を開口部内に形成しやすくな
り被覆性を向上させることができる場合がある。一方、θが９０°＜θ≦１１０°の範囲
を満たす場合は、例えばソース電極６６ａおよびドレイン電極６６ｂの端部へゲート絶縁
膜６２やゲート電極５４を形成する際に、被覆性が向上する場合がある。
図１に示す絶縁膜５２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を
単層で、または積層で用いればよい。絶縁膜５２は、例えば、厚さを２０ｎｍ以上１００
０ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以
上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
また、特に半導体膜５６に酸化物半導体膜を用いる場合には、絶縁膜５２には過剰酸素を
含む絶縁膜を有することが好ましい。過剰酸素を含む絶縁膜は、酸素を添加することによ
り形成しても構わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ
以上１００ｋＶ以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃ
ｍ２以下の濃度で行えばよい。
絶縁膜５２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜とした積
層膜としてもよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。また、窒
化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の小さい
酸化シリコン膜を用いると好ましい。具体的には、電子スピン共鳴（ＥＳＲ：Ｅｌｅｃｔ
ｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）にてｇ値が２．００１の信号に由来するスピン
の密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／ｃｍ３以下である酸
化シリコン膜を用いる。また、例えば半導体膜５６として酸化物半導体膜を用いた場合は
、窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン膜を用いる。水
素、アンモニアの放出量は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒ
ｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）にて測定することができる。また、窒化シリコ
ン膜は、水素、水および酸素を透過しない、またはほとんど透過しない窒化シリコン膜を
用いる。
または、絶縁膜５２は、例えば、１層目を窒化シリコン膜とし、２層目を第１の酸化シリ
コン膜とし、３層目を第２の酸化シリコン膜とした積層膜とすればよい。この場合、第１
の酸化シリコン膜または／および第２の酸化シリコン膜は酸化窒化シリコン膜でも構わな
い。また、窒化シリコン膜は窒化酸化シリコン膜でも構わない。第１の酸化シリコン膜は
、欠陥密度の小さい酸化シリコン膜を用いると好ましい。具体的には、ＥＳＲにてｇ値が
２．００１の信号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５
×１０１６個／ｃｍ３以下である酸化シリコン膜を用いる。また、例えば半導体膜５６と
して酸化物半導体膜を用いた場合は、第２の酸化シリコン膜は、過剰酸素を含む酸化シリ
コン膜を用いる。窒化シリコン膜は水素およびアンモニアの放出量が少ない窒化シリコン
膜を用いる。また、窒化シリコン膜は、水素、水および酸素を透過しない、またはほとん
ど透過しない窒化シリコン膜を用いる。
または、絶縁膜５２は例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化
ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ
３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶
縁膜を単層または積層で用いることができる。またはこれらの絶縁膜は例えば酸化アルミ
ニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸
化タングステン、酸化イットリウム、酸化ジルコニウムなどの酸化物を含んでいてもよい
。上記の絶縁膜に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いて
もよい。
ソース電極６６ａおよびドレイン電極６６ｂは、例えば、アルミニウム、チタン、クロム
、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀
、タンタルまたはタングステンを含む導電膜を、単層で、または積層で用いればよい。ソ
ース電極６６ａおよびドレイン電極６６ｂの形成には、例えばスパッタリング法、化学気
相堆積（ＣＶＤ）法（有機金属化学堆積（ＭＯＣＶＤ）法、原子層成膜（ＡＬＤ）法ある
いはプラズマ化学気相堆積（ＰＥＣＶＤ）法を含む）、真空蒸着法、またはパルスレーザ
ー堆積（ＰＬＤ）法を用いるとよい。成膜面および堆積膜へのダメージを減らすには、Ｃ
ＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに好ましい。
ゲート絶縁膜６２は、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸
化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、
酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムま
たは酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。また、ゲート絶
縁膜６２は、過剰酸素を含む絶縁膜を用いると好ましい。ゲート絶縁膜６２は、例えば、
厚さ（または等価酸化膜厚）を０．４ｎｍ以上５００ｎｍ以下、好ましくは０．４ｎｍ以
上３００ｎｍ以下、さらに好ましくは１ｎｍ以上１００ｎｍ以下、より好ましくは１ｎｍ
以上５０ｎｍ以下とする。
ゲート絶縁膜６２は、例えば、１層目を窒化シリコン膜とし、２層目を酸化シリコン膜と
した積層膜とすればよい。なお、酸化シリコン膜は酸化窒化シリコン膜でも構わない。ま
た、窒化シリコン膜は窒化酸化シリコン膜でも構わない。酸化シリコン膜は、欠陥密度の
小さい酸化シリコン膜を用いると好ましい。具体的にはＥＳＲにてｇ値が２．００１の信
号に由来するスピンの密度が３×１０１７個／ｃｍ３以下、好ましくは５×１０１６個／
ｃｍ３以下である酸化シリコン膜を用いる。酸化シリコン膜は、過剰酸素を含む酸化シリ
コン膜を用いると好ましい。窒化シリコン膜は水素ガスおよびアンモニアガスの放出量が
少ない窒化シリコン膜を用いる。水素ガス、アンモニアガスの放出量は、ＴＤＳにて測定
することができる。
ゲート絶縁膜６２の形成には、例えばスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬ
Ｄ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法、またはＰＬＤ法を用いるとよい。成膜
面および堆積膜へのダメージを減らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいは
ＡＬＤ法がさらに好ましい。
なお、例えば、酸化シリコンと酸化ハフニウムの積層のように、ゲート絶縁膜６２の一部
に酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を
用い、より高い温度（半導体装置の使用温度あるいは保管温度よりも高い温度、あるいは
、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電
極５４の電位をソース電極６６ａやドレイン電極６６ｂの電位より高い状態を、１秒以上
、代表的には１分以上維持することで、半導体膜５６からゲート電極５４に向かって電子
が移動し、そのうちのいくらかは電子捕獲準位に捕獲される。
このように電子捕獲準位に必要な量の電子を捕獲させた半導体装置は、しきい値電圧がプ
ラス側にシフトする。ゲート電極５４の電圧の制御によって電子の捕獲する量を制御する
ことができ、それに伴ってしきい値電圧を制御することができる。また、電子を捕獲せし
める処理は、半導体装置の作製過程におこなえばよい。
例えば、半導体装置のソース電極６６ａあるいはドレイン電極６６ｂに接続する配線メタ
ルの形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシン
グ工程後、パッケージ後等、工場出荷前のいずれかの段階でおこなうとよい。いずれの場
合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
簡略化した断面図を用いて、ゲート絶縁膜６２を電子捕獲層としても利用した場合の例を
示す。
図９（Ａ）は、半導体膜９０１と電子捕獲層９０２とゲート電極９０３とを有する半導体
装置である。電子捕獲層９０２は、図１などのゲート絶縁膜６２に対応している。ゲート
電極９０３は、図１などのゲート電極５４に対応している。
ここで、電子捕獲層９０２としては、内部に電子を捕獲する準位（電子捕獲準位）を有す
る。あるいは、電子捕獲層９０２は、なんらかの手段や処理によって、既に内部に電子が
捕獲されている層である。あるいは、電子捕獲層９０２は、なんらかの手段や処理によっ
て、いずれ、内部に電子が捕獲される可能性がある層である。なお、同じ構成元素で構成
されていても、形成方法・形成条件の違いにより、そのような準位が形成されないことも
ある。
例えば、図９（Ｂ）に示されるような、第１の絶縁膜９０２ａと第２の絶縁膜９０２ｂの
積層体でもよいし、図９（Ｃ）に示されるような、第１の絶縁膜９０２ａ、第２の絶縁膜
９０２ｂと第３の絶縁膜９０２ｃの積層体、あるいは、さらに多層の絶縁膜の積層体でも
よい。
ここで、第１乃至第３の絶縁膜の構成元素はすべてあるいは一部同じであってもよい。ま
た、第１乃至第３の絶縁膜の形成方法（あるいは形成条件）はすべてあるいは一部が異な
っていてもよい。
例えば、スパッタリング法で形成された絶縁膜を第２の絶縁膜９０２ｂとし、ＣＶＤ法や
ＡＬＤ法で形成された絶縁膜を第１の絶縁膜９０２ａとしてもよく、図９（Ｃ）の場合に
は、第３の絶縁膜９０２ｃも第１の絶縁膜９０２ａと同様としてもよい。ただし、本発明
の実施形態の一態様はこれに限定されず、ＣＶＤ法やＡＬＤ法で形成された絶縁膜を第２
の絶縁膜９０２ｂとし、スパッタリング法で形成された絶縁膜を第１の絶縁膜９０２ａと
してもよい。
ここで、ＣＶＤ法で形成された絶縁膜は、通常のゲート絶縁膜としての機能を有すること
ができる。したがって、ゲートとドレイン間、または、ゲートとソース間の漏れ電流を低
減することができる。一方、スパッタリング法で形成された絶縁膜は、電子捕獲準位が多
いため、トランジスタのしきい値電圧をより大きく変化させることが出来る。そのため、
このような構成とすることにより、リーク電流が少なく、かつ、しきい値電圧も十分に制
御された構成とすることが出来る。
また、半導体膜９０１の形成方法と、半導体膜９０１と接する第１の絶縁膜９０２ａとは
、連続的に製造しやすくなるため、同じ製造方法を用いてもよい。たとえば、半導体膜９
０１をスパッタリング法で形成した場合、第１の絶縁膜９０２ａもスパッタリング法で形
成し、第２の絶縁膜９０２ｂは、ＣＶＤ法やＡＬＤ法で形成してもよい。図９（Ｃ）の場
合には、第３の絶縁膜９０２ｃもスパッタリング法で形成してもよい。同様に、半導体膜
９０１をＣＶＤ法で形成した場合、第１の絶縁膜９０２ａもＣＶＤ法で形成し、第２の絶
縁膜９０２ｂは、スパッタリング法で形成してもよい。図９（Ｃ）の場合には、第３の絶
縁膜９０２ｃもＣＶＤ法で形成してもよい。このような構成とすることにより、リーク電
流が少なく、かつ、しきい値電圧も十分に制御された構成とし、さらに、製造しやすくす
ることが出来る。ただし、本発明の実施形態の一態様は、これらに限定されない。
なお、ＣＶＤ法としても、様々な方法を用いることが出来る。熱ＣＶＤ法、光ＣＶＤ法、
プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることが出来る。よっ
て、ある絶縁膜と別の絶縁膜とにおいて、異なるＣＶＤ法を用いて、絶縁膜を形成しても
よい。
図９（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図１０（Ａ）に示
す。図中、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を示す。図１０（Ａ）では、ゲート電
極９０３の電位はソース電極あるいはドレイン電極（いずれも図示せず）と同じである。
なお、図９（Ｃ）のように、電子捕獲層９０２に、第２の絶縁膜９０２ｂより電子親和力
の小さな第３の絶縁膜９０２ｃを設けることは第２の絶縁膜９０２ｂの内部、あるいは、
他の絶縁膜との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、第２の絶縁膜９０２ｂが薄くても、第３の絶縁膜９０２ｃが物理的に十分
に厚ければ、電子捕獲準位９０４に捕獲された電子を保持できる。
第２の絶縁膜９０２ｂは電子捕獲準位９０４がより多くなるような形成方法（あるいは形
成条件）で形成されるが、そのため、第１の絶縁膜９０２ａと第２の絶縁膜９０２ｂの界
面、第２の絶縁膜９０２ｂと第３の絶縁膜９０２ｃの界面にも多くの電子捕獲準位が形成
される。
そして、ゲート電極９０３の電位および温度を上記に示したものとすると、半導体膜９０
１から電子９０５が、ゲート電極９０３に向かって移動し、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅ
ｉｍトンネル効果、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導、熱的な励起、あるいはそれらの組
み合わせによって、電子捕獲層９０２に進入し、その一部が電子捕獲準位９０４に捕獲さ
れ、電子捕獲層９０２は負に帯電する（図１０（Ｂ）参照）。
このように電子捕獲層９０２が電子を捕獲すると、図３５に示すように半導体装置のしき
い値電圧が増加する。特に、半導体膜９０１が、バンドギャップが大きな材料（ワイドバ
ンドギャップ半導体）であると、ゲート電極９０３の電位をソース電極の電位と同じとし
たときのソースドレイン間の電流（Ｉｃｕｔ電流）を大幅に低下させることができる。
例えば、バンドギャップ３．２電子ボルトのＩｎ−Ｇａ−Ｚｎ系酸化物であれば、Ｉｃｕ
ｔ電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μ
ｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図３５（Ａ）は電子捕獲層９０２での電子の捕獲をおこなう前と、電子の捕獲をおこなっ
た後での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ）
のゲート電極９０３の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電
極とゲート電極９０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小
さな電流は、直接は測定できないが、その他の方法で測定した値、サブスレショールド値
等をもとに推定できる。
最初、曲線９０６で示すように、半導体装置のしきい値電圧はＶｔｈ１であったが、電子
の捕獲をおこなった後では、しきい値電圧が増加し（プラス方向に移動し）、Ｖｔｈ２と
なる。また、この結果、Ｖｇ＝０での電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μ
ｍ）以下、例えば、１ｚＡ／μｍ以上１ｙＡ／μｍ以下となる。
例えば、図３５（Ｂ）のように、容量素子９０９に蓄積される電荷をトランジスタ９０８
で制御する回路を考える。ここで、容量素子９０９の電極間のリーク電流は無視する。容
量素子９０９の容量が１ｆＦであり、容量素子９０９のトランジスタ９０８側の電位が＋
１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ９０８のＩｄ−Ｖｇ特性が図３５（Ａ）中の曲線９０６で示されるもので、
チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｆＡであり、トランジスタ９
０８のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ９０８と容
量素子９０９よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子９０
９に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ９０８のＩｄ−Ｖｇ特性が図３５（Ａ）中の曲線９０７で示されるもので、
チャネル幅が０．１μｍであると、Ｉｃｕｔ電流密度は約１ｙＡであり、トランジスタ９
０８のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ９０８と容
量素子９０９よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、
１０年経過後でも、容量素子９０９に蓄積されていた電荷の１／３は残っていることを意
味する。
このように、トランジスタと容量素子という単純な回路で、かつ、それほど過大な電圧を
印加しなくても、１０年間の電荷の保持が可能である。
電子捕獲層９０２は各種の材料を用いることができる。例えば、酸化ハフニウム（酸素、
ハフニウム）、酸化アルミニウム（酸素、アルミニウム）、酸化タンタル（酸素、タンタ
ル）、アルミニウムシリケート（酸素、シリコン、アルミニウム）などを一種以上含む絶
縁膜を用いることができる。さらに、窒素、シリコン、水素、ハロゲンなどの元素を含ん
でいる場合もある。また、多層体とする場合には、これらの元素を有する層の上側、下側
、両側、または、当該層で挟まれるように、酸化シリコン、酸化窒化シリコン、窒化酸化
シリコン、窒化シリコン、などを有する層を配置して、多層体の電子捕獲層９０２を構成
すればよい。
なお、半導体膜９０１は、真性または実質的に真性な酸化物半導体のように、ホールの有
効質量が極めて大きい、あるいは、ホールが実質的に局在化している材料を用いることが
有効である。この場合には、半導体膜９０１から電子捕獲層９０２へのホールの注入がな
く、したがって、電子捕獲準位９０４に捕獲された電子がホールと結合して消滅すること
もない。そのため、電荷の保持特性を向上させることが出来る。
図１に示すゲート電極５４は、例えば、アルミニウム、チタン、クロム、コバルト、ニッ
ケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タン
グステン、窒化チタン、窒化タンタルまたはシリコンを含む導電膜を、単層で、または積
層で用いればよい。なお、シリコンを用いる場合は、ｎ型のドーパント（リン、ヒ素など
）を含むシリコンまたはｐ型のドーパント（ホウ素、アルミニウムなど）を含むシリコン
を用いる。ゲート電極５４の形成には、例えばスパッタリング法、ＣＶＤ法（ＭＯＣＶＤ
法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法、またはＰＬＤ法を用いるとよ
い。成膜面および堆積膜へのダメージを減らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法
あるいはＡＬＤ法がさらに好ましい。
なお、ゲート電極５４は２層の積層としてもよい。トランジスタのしきい値制御のために
、例えば半導体膜にシリコンを用いた場合には、不純物の添加を行うが、イオン注入など
を用いた場合には不純物注入によるダメージが発生し、特性が低下する問題がある。また
、半導体膜に酸化物半導体膜を用いた場合には、不純物によるしきい値の制御が難しい。
よって、ゲート電極の仕事関数により、しきい値を制御するのが望ましい。よって、例え
ば２層の積層膜をゲート電極として用いた場合には、ゲート絶縁膜に接する下層の膜は、
しきい値制御の目的で電極材料を選択する。また、上層の膜は、抵抗が低く、加工性が高
く、被覆性のよい膜を用いればよい。ゲート電極に２層の積層を用いる例についてはトラ
ンジスタ構造（２）の図３３において、後述する。
保護絶縁膜６８は、例えば、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化アル
ミニウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸
化ネオジム、酸化ハフニウムまたは窒化タンタルを含む絶縁膜を用いることができる。ま
たは上記の材料の他に、炭素を添加した酸化シリコン（ＳｉＯＣ）や炭化水素を添加した
酸化シリコン（ＳｉＯＣＨ）、フッ素を添加した酸化シリコン（ＳｉＯＦ）、ＨＳＱ（Ｈ
ｙｄｒｏｇｅｎ Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐ
ｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌ
ｉｃａｔｅ Ｇｌａｓｓ）などのいわゆるｌｏｗ−ｋ材料を含む絶縁膜を用いることがで
きる。また、シリコンリッチな酸化シリコン膜（ＳＲＯ：Ｓｉ Ｒｉｃｈ Ｏｘｉｄｅ）
を用いることもできる。ＳＲＯは、シリコンの含有量が通常のＳｉＯ２の化学量論的組成
よりも大きく、結合手の余ったシリコン原子が存在することにより例えばフッ素原子など
の不純物をトラップして拡散を防止するのに有効である。なお、これらの材料で形成され
る絶縁膜を複数積層させることで、保護絶縁膜６８を形成してもよい。保護絶縁膜６８は
、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ
以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以
上１０００ｎｍ以下とする。
配線６７ａおよび配線６７ｂは、例えば、アルミニウム、チタン、クロム、コバルト、ニ
ッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル、タ
ングステン、窒化チタンまたは窒化タンタルを含む導電膜を、単層で、または積層で用い
ればよい。
基板５０に大きな制限はない。例えば、ガラス基板、セラミック基板、石英基板、サファ
イア基板などを、基板５０として用いてもよい。また、シリコンや炭化シリコン、ゲルマ
ニウムなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムを材料とした
化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを適
用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板５０と
して用いてもよい。
また、基板５０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジ
スタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジ
スタを剥離し、可とう性基板である基板５０に転置する方法もある。その場合には、非可
とう性基板とトランジスタとの間に剥離層を設けるとよい。
また、図１に示すトランジスタ構造において、電極や半導体膜等の端部が丸みを帯びてい
てもよい。その一例を図２に示す。
なお、図１に示すトランジスタ構造の作製方法については、後述する図３に示すトランジ
スタ構造の作製方法を参照することとする。
＜トランジスタ構造（２）＞
本発明の一態様に係るトランジスタ構造および作製方法の一例として、トランジスタ構造
（１）において半導体膜に酸化物半導体膜を用いた場合について説明する。
図３は、トランジスタの上面図および断面図である。図３（Ａ）は、トランジスタの上面
図である。図３（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図３（Ｂ）に示す。
また、図３（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図３（Ｃ）に示す。
図３（Ｂ）において、トランジスタは基板１００上の絶縁膜１０２と、絶縁膜１０２上の
酸化物半導体膜１０６と、酸化物半導体膜１０６上のゲート絶縁膜１１２と、ゲート絶縁
膜１１２上のゲート電極１０４と、酸化物半導体膜１０６の側面に接するソース電極１１
６ａおよびドレイン電極１１６ｂと、を有する。なお、好ましくは、ゲート電極１０４上
、ソース電極１１６ａ上およびドレイン電極１１６ｂ上の保護絶縁膜１１８と、保護絶縁
膜１１８上の配線１１７ａおよび配線１１７ｂと、を有する。また、保護絶縁膜１１８は
、ソース電極１１６ａおよびドレイン電極１１６ｂにそれぞれ達する開口部を有し、当該
開口部を介して配線１１７ａおよび配線１１７ｂと、ソース電極１１６ａおよびドレイン
電極１１６ｂとが、それぞれ接する。なお、トランジスタは、絶縁膜１０２を有さなくて
も構わない場合がある。
以下では、酸化物半導体膜１０６について説明する。
酸化物半導体膜１０６は、インジウムを含む酸化物である。酸化物は、例えば、インジウ
ムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体膜１０６は
、元素Ｍを含むと好ましい。元素Ｍとして、例えば、アルミニウム、ガリウム、イットリ
ウムまたはスズなどがある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素であ
る。元素Ｍは、例えば、酸化物のエネルギーギャップを大きくする機能を有する元素であ
る。また、酸化物半導体膜１０６は、亜鉛を含むと好ましい。酸化物が亜鉛を含むと、例
えば、酸化物を結晶化させやすくする効果を有する。酸化物の価電子帯上端のエネルギー
は、例えば、亜鉛の原子数比によって制御できる。
ただし、酸化物半導体膜１０６は、インジウムを含む酸化物に限定されない。酸化物半導
体膜１０６は、例えば、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物であっても構わない。
また酸化物半導体膜１０６は、エネルギーギャップが大きい酸化物を用いる。酸化物半導
体膜１０６のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましく
は２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
なお、酸化物半導体膜１０６をスパッタリング法で成膜する場合、パーティクル数低減の
ため、インジウムを含むターゲットを用いると好ましい。また、元素Ｍの原子数比が高い
酸化物ターゲットを用いた場合、ターゲットの導電性が低くなる場合がある。インジウム
を含むターゲットを用いる場合、ターゲットの導電率を高めることができ、ＤＣ放電、Ａ
Ｃ放電が容易となるため、大面積の基板へ対応しやすくなる。したがって、半導体装置の
生産性を高めることができる。
酸化物半導体膜１０６をスパッタリング法で成膜する場合、ターゲットの原子数比は、Ｉ
ｎ：Ｍ：Ｚｎが３：１：１、３：１：２、３：１：４、１：１：０．５、１：１：１、１
：１：２、１：４：４などとすればよい。
酸化物半導体膜１０６をスパッタリング法で成膜する場合、ターゲットの原子数比からず
れた原子数比の膜が形成される場合がある。特に、亜鉛は、ターゲットの原子数比よりも
膜の原子数比が小さくなる場合がある。具体的には、ターゲットに含まれる亜鉛の原子数
比の４０ａｔｏｍｉｃ％以上９０ａｔｏｍｉｃ％程度以下となる場合がある。ここで、ス
パッタリング法に用いるターゲットは多結晶であることが好ましい。
ここで、図３に示す酸化物半導体膜１０６は、１層でもよいし、図３（Ｄ）に示す通り、
酸化物半導体膜１０６ａと、酸化物半導体膜１０６ａの上下の第１の酸化物半導体膜１０
６ｂおよび第２の酸化物半導体膜１０６ｃと、を有する３層構造としてもよい。なお、第
１の酸化物半導体膜１０６ｂまたは第２の酸化物半導体膜１０６ｃのいずれかを有さなく
てもよい。なお、第２の酸化物半導体膜１０６ｃは、第１の酸化物半導体膜１０６ｂより
もゲート電極１０４側に設けられる。
第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃは、酸化物半導体膜
１０６ａを構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導
体膜である。酸化物半導体膜１０６ａを構成する酸素以外の元素一種以上、または二種以
上から第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃが構成される
ため、酸化物半導体膜１０６ａと第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導
体膜１０６ｃとの界面において、界面準位が形成されにくい。
なお、第１の酸化物半導体膜１０６ｂがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和
を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａｔ
ｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍｉ
ｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。また、酸化物半導体膜１０６ａがＩｎ−
Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭ
の原子数比率は好ましくはＩｎが２５ａｔｏｍｉｃ％以上、Ｍが７５ａｔｏｍｉｃ％未満
、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％以上、Ｍが６６ａｔｏｍｉｃ％未満とする
。また、第２の酸化物半導体膜１０６ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの
和を１００ａｔｏｍｉｃ％としたとき、ＩｎとＭの原子数比率は好ましくはＩｎが５０ａ
ｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％以上、さらに好ましくはＩｎが２５ａｔｏｍ
ｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％以上とする。なお、第２の酸化物半導体膜１０６ｃ
は、第１の酸化物半導体膜１０６ｂと同種の酸化物を用いても構わない。
ここで、第１の酸化物半導体膜１０６ｂと酸化物半導体膜１０６ａとの間には、第１の酸
化物半導体膜１０６ｂと酸化物半導体膜１０６ａとの混合領域を有する場合がある。また
、酸化物半導体膜１０６ａと第２の酸化物半導体膜１０６ｃとの間には、酸化物半導体膜
１０６ａと第２の酸化物半導体膜１０６ｃとの混合領域を有する場合がある。混合領域は
、界面準位密度が低くなる。そのため、第１の酸化物半導体膜１０６ｂ、酸化物半導体膜
１０６ａおよび第２の酸化物半導体膜１０６ｃの積層体は、それぞれの界面近傍において
、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
酸化物半導体膜１０６ａは、第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜
１０６ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体膜１０６ａと
して、第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃよりも電子親
和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さ
らに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和
力は、真空準位と伝導帯下端のエネルギーとの差である。
このとき、ゲート電極１０４に電界を印加すると、第１の酸化物半導体膜１０６ｂ、酸化
物半導体膜１０６ａ、第２の酸化物半導体膜１０６ｃのうち、電子親和力の大きい酸化物
半導体膜１０６ａにチャネルが形成される。
また、トランジスタのオン電流を向上させるためには、第２の酸化物半導体膜１０６ｃの
厚さは小さいほど好ましい。例えば、第２の酸化物半導体膜１０６ｃは、１０ｎｍ未満、
好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下とする。一方、第２の酸化物半導体
膜１０６ｃは、チャネルの形成される酸化物半導体膜１０６ａへ、ゲート絶縁膜１１２を
構成する酸素以外の元素（シリコンなど）が入り込まないようブロックする機能を有する
。そのため、第２の酸化物半導体膜１０６ｃは、ある程度の厚さを有することが好ましい
。例えば、第２の酸化物半導体膜１０６ｃの厚さは、０．３ｎｍ以上、好ましくは１ｎｍ
以上、さらに好ましくは２ｎｍ以上とする。
また、信頼性を高めるためには、第１の酸化物半導体膜１０６ｂは厚く、酸化物半導体膜
１０６ａは薄く、第２の酸化物半導体膜１０６ｃは薄く設けられることが好ましい。具体
的には、第１の酸化物半導体膜１０６ｂの厚さは、５ｎｍ以上、好ましくは１０ｎｍ以上
、さらに好ましくは２０ｎｍ以上、より好ましくは４０ｎｍ以上とする。第１の酸化物半
導体膜１０６ｂの厚さを、５ｎｍ以上、好ましくは１０ｎｍ以上、さらに好ましくは２０
ｎｍ以上、より好ましくは４０ｎｍ以上とすることで、絶縁膜１０２と第１の酸化物半導
体膜１０６ｂとの界面からチャネルの形成される酸化物半導体膜１０６ａまでを５ｎｍ以
上、好ましくは１０ｎｍ以上、さらに好ましくは２０ｎｍ以上、より好ましくは４０ｎｍ
以上離すことができる。ただし、半導体装置の生産性が低下する場合があるため、第１の
酸化物半導体膜１０６ｂの厚さは、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに
好ましくは８０ｎｍ以下とする。また、酸化物半導体膜１０６ａの厚さは、３ｎｍ以上１
００ｎｍ以下、好ましくは３ｎｍ以上４０ｎｍ以下、さらに好ましくは３ｎｍ以上２０ｎ
ｍ以下とする。
例えば、第１の酸化物半導体膜１０６ｂの厚さは酸化物半導体膜１０６ａの厚さより厚く
、酸化物半導体膜１０６ａの厚さは第２の酸化物半導体膜１０６ｃの厚さより厚くすれば
よい。
以下では、酸化物半導体膜１０６ａ中における不純物の影響について説明する。なお、ト
ランジスタの電気特性を安定にするためには、酸化物半導体膜１０６ａ中の不純物濃度を
低減し、低キャリア密度化および高純度化することが有効である。なお、酸化物半導体膜
１０６ａのキャリア密度は、１×１０１７個／ｃｍ３未満、１×１０１５個／ｃｍ３未満
、または１×１０１３個／ｃｍ３未満とする。酸化物半導体膜１０６ａ中の不純物濃度を
低減するためには、近接する膜中の不純物濃度も低減することが好ましい。
例えば、酸化物半導体膜１０６ａ中にシリコンが含まれることでキャリアトラップやキャ
リア発生源となる場合がある。そのため、酸化物半導体膜１０６ａと第１の酸化物半導体
膜１０６ｂとの間におけるシリコン濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏ
ｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１９ａ
ｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好まし
くは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、酸化物半導体膜１０６ａと第２
の酸化物半導体膜１０６ｃとの間におけるシリコン濃度を、ＳＩＭＳにおいて、１×１０
１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは２×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
また、酸化物半導体膜１０６ａ中に水素が含まれると、キャリア密度を増大させてしまう
場合がある。したがって、酸化物半導体膜１０６ａの水素濃度はＳＩＭＳにおいて、２×
１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、よ
り好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔ
ｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６ａ中で窒素が含まれると、キャ
リア密度を増大させてしまう場合がある。酸化物半導体膜１０６ａの窒素濃度は、ＳＩＭ
Ｓにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ
／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは
５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜１０６ａの水素濃度を低減するために、第１の酸化物半導体膜１０
６ｂおよび第２の酸化物半導体膜１０６ｃの水素濃度を低減すると好ましい。第１の酸化
物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃの水素濃度はＳＩＭＳにおいて
、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以
下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１
８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜１０６ａの窒素濃度を低減する
ために、第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃの窒素濃度
を低減すると好ましい。第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０
６ｃの窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましく
は５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ
３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜
、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔ
ｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体
内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎ
ｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただ
し、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域
を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２
以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。
例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によ
って形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部
の割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜に不純物を添加する場合、不純物
が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成され
ることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物
半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによって
キャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該
酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノー
マリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真
性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜
を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時
間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く
、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる
場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性
の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができ
ない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下
、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ
以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔ
ａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥ
Ｍによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従
って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場
合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装
置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示
すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径（例えば５
０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、
ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部
の大きさと近いか結晶部より小さい径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用い
る電子線回折（ナノビーム電子線回折ともいう。）を行うと、スポットが観測される。ま
た、ｎｃ−ＯＳ膜に対しナノビーム電子線回折を行うと、円を描くように（リング状に）
輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子線回
折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−Ｏ
Ｓ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
図３に示す絶縁膜１０２については、絶縁膜５２の記載を参照する。ソース電極１１６ａ
およびドレイン電極１１６ｂは、ソース電極６６ａおよびドレイン電極６６ｂの記載を参
照する。ゲート絶縁膜１１２については、ゲート絶縁膜６２の記載を参照する。ゲート電
極１０４の記載については、ゲート電極５４の記載を参照する。保護絶縁膜１１８につい
ては、保護絶縁膜６８の記載を参照する。配線１１７ａおよび配線１１７ｂについては、
配線６７ａおよび配線６７ｂの記載を参照する。基板１００については、基板５０の記載
を参照する。
なお、図３に示すトランジスタ構造において、電極や半導体膜等の端部が丸みを帯びてい
てもよい。
次に、トランジスタ構造（２）の作製方法について説明する。
図４乃至図８には、図３（Ａ）および図３（Ｂ）に対応する断面図を示す。
まず、基板１００を準備する。
次に絶縁膜１０２を成膜する。絶縁膜１０２は、絶縁膜１０２として示した絶縁膜から選
択して成膜すればよい。絶縁膜１０２は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ
：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、原子層堆積（ＡＬＤ：Ａｔｏｍ
ｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはパルスレーザ堆積（ＰＬＤ：Ｐｕｌ
ｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜すればよい。
次に、絶縁膜１０２の表面を平坦化するために、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行ってもよい。ＣＭＰ処理を
行うことで、絶縁膜１０２の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．３ｎｍ以
下、さらに好ましくは０．１ｎｍ以下とする。上述の数値以下のＲａとすることで、酸化
物半導体膜１３６の結晶性が高くなる場合がある。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔ
ｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて測定可能である。
次に、絶縁膜１０２に酸素を添加することにより、過剰酸素を含む絶縁膜を形成しても構
わない。酸素の添加は、例えば、イオン注入法により、加速電圧を２ｋＶ以上１００ｋＶ
以下とし、５×１０１４ｉｏｎｓ／ｃｍ２以上５×１０１６ｉｏｎｓ／ｃｍ２以下の濃度
で行えばよい。
次に、酸化物半導体膜１３６を成膜する。酸化物半導体膜１３６は、酸化物半導体膜１０
６として示した酸化物半導体膜から選択して成膜すればよい。スパッタリング法、ＣＶＤ
法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法、またはＰＬＤ
法を用いて形成するとよい。成膜面および堆積膜へのダメージを減らすには、ＣＶＤ法が
好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに好ましい。また、ＡＬＤ法を用いるこ
とにより、厚さの均一な膜を形成することができる。
次に、酸化物半導体膜１３６上にハードマスク１２１を成膜する。ハードマスク１２１は
、例えばタングステン膜や窒化チタン膜を用いればよい。次に、ハードマスク１２１上に
レジストマスク１２２となる層を成膜する。
レジストマスク１２２となる層は、感光性を有する有機物層または無機物層を用いればよ
い。レジストマスク１２２となる層は、スピンコート法などを用いて成膜すればよい。
次に、フォトマスクを用いて、レジストマスク１２２となる層に光を照射する。当該光と
しては、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ
Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いればよい。また、基板と投影レンズとの間に液体
（例えば水）を満たして露光する、液浸技術を用いてもよい。また、レジストマスク１２
２となる層に照射する光に代えて、電子ビームやイオンビームを用いてもよい。なお、電
子ビームやイオンビームを用いる場合には、フォトマスクは不要となる。また、特に微細
な加工が要求されない場合、レジストマスク１２２となる層に照射する光として、高圧水
銀灯のｇ線またはｉ線などを用いてもよい。
次に、基板１００を現像液に浸して、レジストマスク１２２となる層の露光された領域を
、除去または残存させてレジストマスク１２２を形成する（図４（Ａ）参照）。
次に、レジストマスク１２２を用いてハードマスク１２１および酸化物半導体膜１３６の
一部をエッチングし、ハードマスク１２１および酸化物半導体膜１３６の一部に開口部を
設ける。ハードマスク１２１をエッチングする方法としては、ドライエッチング処理を用
いると好ましい。なお、微細な加工が必要ない場合には、ハードマスクを用いずにレジス
トマスクのみで加工を行ってもよい。
また、酸化物半導体膜１３６の一部をエッチングする方法としては、ドライエッチング処
理を用いると好ましい。当該ドライエッチング処理は、例えば、メタンおよび希ガスを含
む雰囲気で行えばよい。
次に、レジストマスク１２２を除去する（図４（Ｂ）参照）。レジストマスク１２２の除
去は、プラズマ処理、薬液処理などで行えばよい。好ましくはプラズマアッシングによっ
て除去する。
次に、酸化物半導体膜１３６とハードマスク１２１の開口部内、およびハードマスク１２
１上に導電膜１３７を形成する（図４（Ｃ）参照）。導電膜１３７は、ソース電極１１６
ａおよびドレイン電極１１６ｂとして示した導電膜から選択して成膜すればよい。このと
き、開口部にテーパー形状を有すると、導電膜を開口部内に被覆しやすくなる場合がある
。導電膜１３７は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥ
ＣＶＤ法を含む）、真空蒸着法、またはＰＬＤ法を用いて形成するとよい。成膜面および
堆積膜へのダメージを減らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法
がさらに好ましい。被覆性を高めるためにもＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいは
ＡＬＤ法がさらに好ましい。ＣＶＤ法を用いることによりアスペクト比の高い開口部へも
良好に膜を形成することができる。また、ＡＬＤ法を用いることにより、例えば導電膜の
密着性を高めることができる。
なお、例えば図３１（Ａ）に示す通り、導電膜１３７と、酸化物半導体膜１３６およびハ
ードマスク１２１との間に密着性を高めるための導電膜１４０を成膜してもよい。例えば
、密着性を高めるために導電膜１４０としてＡＬＤ法を用いて窒化チタン膜を形成し、そ
の後、導電膜１３７としてＭＯＣＶＤ法を用いてタングステン膜を形成してもよい。この
場合には、トランジスタ構造のソース電極１１６ａおよびドレイン電極１１６ｂは、例え
ば図３１（Ｂ）のような構造としてもよい。
また、酸化物半導体膜１３６は、導電膜と接する側の表面に低抵抗領域を有してもよい。
低抵抗領域は、例えば図４（Ｂ）に示すように酸化物半導体膜１３６およびハードマスク
１２１に開口部を設け、その後、不純物を酸化物半導体膜１３６の表面に添加して形成す
ることができる。不純物の添加には、例えばイオン注入法、イオンドーピング法などを用
いればよい。
また、例えば酸化物半導体膜１３６に開口部を設けた後、酸化物半導体膜１３６の開口部
にスパッタリング法などを用いて導電膜を形成すると、酸化物半導体膜１３６の、該導電
膜と接する側の表面近傍に低抵抗領域を形成できる場合がある。ここで、表面近傍とは、
表面からある深さまでの領域、例えば深さが１ｎｍ以上１０ｎｍ以下までの領域が好まし
い。ここで、成膜に用いるガスとしてはアルゴンなどが好ましい。例えばスパッタリング
法により酸化物半導体膜１３６上に導電膜を形成する場合、酸化物半導体膜１３６の表面
近傍に酸素欠損が形成される場合がある。このような酸素欠損に水素が入り込むことによ
りドナー準位を形成し、キャリアが生成されるため、低抵抗領域を形成することができる
。酸素欠損の形成は、例えば導電膜の成膜の際のアルゴンイオンの注入や、導電膜と酸化
物半導体膜中の酸素との反応により生じると考えられる。該導電膜としては、例えば導電
膜１３７に用いることができる材料を用いることが好ましく、タングステンやチタンを用
いることがより好ましい。また、スパッタリング法などにより該導電膜を形成後、例えば
該導電膜上に導電膜１４０及び導電膜１３７を形成し、３層の積層としてもよい。
次に、研磨処理を用いて、酸化物半導体膜１３６およびハードマスク１２１の開口部に埋
め込まれた導電膜１３７が残存するように導電膜１３７の一部を除去する（図５（Ａ）参
照）。導電膜１３７の除去には、化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈ
ａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理などを用いればよい。これにより開口部内に導
電ピラーを形成することができる。なお、研磨処理の際にハードマスク１２１の一部が除
去される場合もある。
図４（Ｃ）は、研磨処理を行う前の断面図を示している。研磨処理においては、凹凸があ
ると凸部が優先的に研磨され、凹部に研磨の残渣が生じてしまうことがある。よって、除
去したい導電膜は平坦部もしくは凸部にあるのが好ましい。図４（Ｃ）においては、表面
の凹凸がほとんどなく平坦な状態であり、好ましいといえる。
酸化物半導体膜１３６は酸化物半導体膜１０６となる膜である。また、導電膜１３７は、
ソース電極１１６ａおよびドレイン電極１１６ｂとなる膜である。酸化物半導体膜１３６
の開口部に導電膜１３７を埋め込むことにより、酸化物半導体膜１０６と、ソース電極１
１６ａおよびドレイン電極１１６ｂが接する面を形成することができる。
次に、レジストマスク１２３を形成する（図５（Ｂ）参照）。レジストマスク１２３の形
成方法はレジストマスク１２２を参照する。
次に、レジストマスク１２３を用いて酸化物半導体膜１３６、ハードマスク１２１および
導電膜１３７の一部をエッチングし、島状の酸化物半導体膜１０６、ソース電極１１６ａ
およびドレイン電極１１６ｂを形成する。その後、レジストマスク１２３を除去する（図
６（Ａ）および図６（Ｂ）参照）。なお、図６（Ｂ）は３次元の立体図を示す。図６（Ｂ
）においては、電極や半導体膜等の角の丸み等は省略する。図６（Ｂ）に示す通り、酸化
物半導体膜１０６、ソース電極１１６ａおよびドレイン電極１１６ｂは島状に加工され、
酸化物半導体膜１０６、ソース電極１１６ａ、およびドレイン電極１１６ｂのそれぞれの
一側面は、面を形成するようにつながっている。あるいは、それぞれの側面の上端がなだ
らかにつながっていてもよい。あるいは、酸化物半導体膜１０６の少なくとも辺の一以上
が、ソース電極１１６ａまたはドレイン電極１１６ｂの辺の一以上と接してもよい。また
、図６（Ｂ）に示す通り、ソース電極１１６ａおよびドレイン電極１１６ｂは、柱状の形
状に加工される。ここで柱状とは、底面より上面の面積が小さい場合、または大きい場合
も含む。あるいは、底面または上面が丸みを帯びている場合も含む。なお、図６は、酸化
物半導体膜について説明しているが、ここで述べた酸化物半導体膜１０６、ソース電極１
１６ａおよびドレイン電極１１６ｂに関する記載は、トランジスタ構造（１）における半
導体膜５６、ソース電極６６ａ、およびドレイン電極６６ｂに置き換えても、同様の特徴
を有する。
酸化物半導体膜１３６、ハードマスク１２１および導電膜１３７をエッチングする方法と
しては、ドライエッチング処理を用いると好ましい。ドライエッチングにより、例えば、
ハードマスク１２１および酸化物半導体膜１３６をエッチングした後に導電膜１３７をエ
ッチングしてもよい。または、例えば、酸化物半導体膜１３６、ハードマスク１２１およ
び導電膜１３７を同時にエッチングしてもよい。または、例えば、導電膜１３７をエッチ
ングした後にハードマスク１２１および酸化物半導体膜１３６をエッチングしてもよい。
レジストマスク１２３の除去についてはレジストマスク１２２を参照する。
あらかじめソース電極１１６ａおよびドレイン電極１１６ｂと酸化物半導体膜１０６が接
する面を形成してから、ソース電極１１６ａ、ドレイン電極１１６ｂおよび酸化物半導体
膜１０６の形状を加工する。ソース電極１１６ａ、ドレイン電極１１６ｂおよび酸化物半
導体膜１０６の加工を一つのマスクを用いて行うことができるため、図６に示すように、
酸化物半導体膜１０６とソース電極１１６ａおよびドレイン電極１１６ｂを一体の形状に
加工することができる。半導体膜と電極を別のマスクを用いて加工した場合、半導体膜と
電極の位置ずれを考慮し、レイアウトにマージンを設ける必要があるが、一つのマスクを
用いて加工を行うことによりマージンを小さくすることができる。よって、微細化に適し
ている。
なお、図３に示すトランジスタ構造において、トランジスタのチャネル長およびチャネル
幅を微細化するとき、レジストマスクの面積を縮小させながら電極や半導体膜等を加工す
ると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。このような構
成になることで、半導体膜５６上に形成されるゲート絶縁膜６２、ゲート電極５４および
保護絶縁膜６８の被覆性を向上させることができる。また、電界集中を緩和することがで
きる。また、トランジスタを微細化することで、集積度を高め、高密度化することができ
る。
次に、ハードマスク１２１を除去する（図７（Ａ）参照）。例えばハードマスク１２１に
タングステン膜を用いた場合には、ドライエッチングにより当該タングステン膜をエッチ
ングする。このとき、エッチングに用いるガスとしては、例えばＣＦ４などのフッ化炭素
系ガス、Ｃｌ２などの塩素系ガス、またはこれらと酸素の混合ガスなどを用いることがで
きる。
次に、絶縁膜１３８および導電膜１３９を成膜する（図７（Ｂ）参照）。絶縁膜１３８は
、ゲート絶縁膜１１２として示した酸化物半導体膜から選択して成膜すればよい。導電膜
１３９は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法
を含む）、真空蒸着法、またはＰＬＤ法を用いて形成するとよい。成膜面および堆積膜へ
のダメージを減らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに
好ましい。
また、導電膜１３９は、ゲート電極１０４として示した酸化物半導体膜から選択して成膜
すればよい。導電膜１３９は、スパッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あ
るいはＰＥＣＶＤ法を含む）、真空蒸着法、またはＰＬＤ法を用いて形成するとよい。成
膜面および堆積膜へのダメージを減らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるい
はＡＬＤ法がさらに好ましい。
次に、フォトリソグラフィ法などを用いて、導電膜１３９を加工し、ゲート電極１０４を
形成する。次にゲート電極１０４をマスクとして絶縁膜１３８をエッチングし、ゲート絶
縁膜１１２を得る（図７（Ｃ）参照）。なお、ここではゲート電極１０４をマスクに用い
て絶縁膜１３８をエッチングした場合について説明したが、これに限定されない。例えば
、ゲート電極１０４をエッチングするために用いたレジストマスクを用いて絶縁膜１３８
をエッチングしても構わない。
なお、図３２に示すように、例えば導電膜１３９は２層の積層とし、上層の膜の上面を平
坦になるように形成してもよい。その場合には、トランジスタ構造は例えば図３３のよう
になる。図３３（Ａ）はトランジスタの上面図である。図３３（Ａ）において、一点鎖線
Ａ−Ｂに対応する断面図が図３３（Ｂ）であり、一点鎖線Ｃ−Ｄに対応する断面図が図３
３（Ｃ）である。トランジスタのしきい値制御のために、例えば半導体膜にシリコンを用
いた場合には、不純物の添加を行う場合がある。ここで、不純物の添加にイオン注入など
を用いた場合には注入によるダメージが発生し、特性が低下する問題がある。また、ここ
では半導体膜に酸化物半導体膜を用いているが、その場合には不純物によるしきい値の制
御が難しい問題がある。よって、ゲート電極の仕事関数により、しきい値を制御するのが
望ましい。よって、例えば２層の積層膜をゲート電極として用いた場合には、ゲート絶縁
膜に接する下層の膜は、しきい値制御の目的で電極材料を選択する。また、上層の膜は、
抵抗が低く、加工性が高く、被覆性のよい膜を用いればよい。また、上層の膜の上面を平
坦な形状とすることで、例えば微細化の際に、フォトリソグラフィのレジストパターンの
線幅に生じるバラツキ等を低減することができる。
次に、保護絶縁膜１１８を成膜する。保護絶縁膜１１８は、保護絶縁膜１１８として示し
た酸化物半導体膜から選択して成膜すればよい。保護絶縁膜１１８は、スパッタリング法
、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法を用いて成膜すればよい。スパッタリン
グ法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空蒸着法、
またはＰＬＤ法を用いて形成するとよい。成膜面および堆積膜へのダメージを減らすには
、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに好ましい。また、被覆性
を高めるためにもＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに好ましい
。ＣＶＤ法を用いることによりアスペクト比の高い開口部へも良好に膜を形成することが
できる。また、これらの方法を組み合わせて保護絶縁膜１１８を成膜してもよい。例えば
、保護絶縁膜１１８は、ＡＬＤ法により酸化アルミニウムを形成した後、スパッタ法によ
り酸化アルミニウムと酸化窒化シリコンの積層膜を形成してもよい。
次に、保護絶縁膜１１８に開口部を形成し、ソース電極１１６ａおよびドレイン電極１１
６ｂの一部を露出させる（図８（Ａ）参照）。
次に、配線１１７ａおよび配線１１７ｂとなる導電膜を成膜する。導電膜は、配線１１７
ａおよび配線１１７ｂとして示した導電膜から選択して成膜すればよい。導電膜は、スパ
ッタリング法、ＣＶＤ法（ＭＯＣＶＤ法、ＡＬＤ法あるいはＰＥＣＶＤ法を含む）、真空
蒸着法、またはＰＬＤ法を用いて形成するとよい。成膜面および堆積膜へのダメージを減
らすには、ＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに好ましい。また
、被覆性を高めるためにもＣＶＤ法が好ましく、ＭＯＣＶＤ法あるいはＡＬＤ法がさらに
好ましい。ＣＶＤ法を用いることによりアスペクト比の高い開口部へも良好に膜を形成す
ることができる。
次に、フォトリソグラフィ法などにより、導電膜を加工し、配線１１７ａおよび配線１１
７ｂを形成する（図８（Ｂ）参照）。
以上のようにして、図２に示したトランジスタを作製することができる。
＜トランジスタ構造（２）の変形例（１）＞
次に、トランジスタ構造（２）の変形例（１）を図１１に示す。図１１に示すトランジス
タの、図３（Ａ）乃至（Ｃ）に示すトランジスタとの違いは、酸化物半導体膜が３層であ
ることと、および酸化物半導体膜の形状が異なることである。図１１では、酸化物半導体
膜４０６ｃの一部がソース電極４１６ａおよびドレイン電極４１６ｂ上に接する。
図１１は、トランジスタの上面図および断面図である。図１１（Ａ）は、トランジスタの
上面図である。図１１（Ａ）において、一点鎖線Ａ−Ｂに対応する断面図を図１１（Ｂ）
に示す。また、図１１（Ａ）において、一点鎖線Ｃ−Ｄに対応する断面図を図１１（Ｃ）
に示す。
図１１（Ｂ）において、トランジスタは基板４００上の絶縁膜４０２と、絶縁膜４０２上
の酸化物半導体膜４０６ｂと、酸化物半導体膜４０６ｂ上の酸化物半導体膜４０６ａと、
酸化物半導体膜４０６ａおよび酸化物半導体膜４０６ｂの側面に接するソース電極４１６
ａおよびドレイン電極４１６ｂと、酸化物半導体膜４０６ａ、ソース電極４１６ａおよび
ドレイン電極４１６ｂ上の酸化物半導体膜４０６ｃと、酸化物半導体膜４０６ｃ上のゲー
ト絶縁膜４１２と、ゲート絶縁膜４１２上のゲート電極４０４と、を有する。なお、好ま
しくは、ゲート電極４０４上、ソース電極４１６ａ上およびドレイン電極４１６ｂ上の保
護絶縁膜４１８と、保護絶縁膜４１８上の配線４１７ａおよび配線４１７ｂと、を有する
。また、保護絶縁膜４１８は、ソース電極４１６ａおよびドレイン電極４１６ｂにそれぞ
れ達する開口部を有し、当該開口部を介して配線４１７ａおよび配線４１７ｂと、ソース
電極４１６ａおよびドレイン電極４１６ｂとが、それぞれ接する。なお、トランジスタは
、絶縁膜４０２を有さなくても構わない場合がある。
基板４００については、基板１００の記載を参照する。また、絶縁膜４０２については、
絶縁膜１０２の記載を参照する。また、ソース電極４１６ａおよびドレイン電極４１６ｂ
については、ソース電極１１６ａおよびドレイン電極１１６ｂの記載をそれぞれ参照する
。また、ゲート絶縁膜４１２については、ゲート絶縁膜１１２の記載を参照する。また、
ゲート電極４０４については、ゲート電極１０４の記載を参照する。また、保護絶縁膜４
１８については、保護絶縁膜１１８の記載を参照する。また、配線４１７ａおよび配線４
１７ｂについては、配線１１７ａおよび配線１１７ｂの記載をそれぞれ参照する。
また、酸化物半導体膜４０６ａ、酸化物半導体膜４０６ｂ、酸化物半導体膜４０６ｃにつ
いては酸化物半導体膜１０６の記載を参照する。なお、酸化物半導体膜１０６の記載にお
いて、第１の酸化物半導体膜１０６ｂおよび第２の酸化物半導体膜１０６ｃは、それぞれ
酸化物半導体膜４０６ｂおよび酸化物半導体膜４０６ｃに置き換えてもよい。
なお、図１１に示すトランジスタ構造において、電極や半導体膜等の端部が丸みを帯びて
いてもよい。その一例を図１２に示す。
また、図１３に示すように、ゲート電極４０４は、ゲート電極４０４ａとゲート電極４０
４ｂの２層の積層としてもよい。図３３の説明でも述べた通り、ゲート電極の仕事関数に
より、しきい値を制御するのが望ましい。よって、例えば２層の積層膜をゲート電極とし
て用いた場合には、ゲート絶縁膜に接する下層の膜は、しきい値制御の目的で電極材料を
選択する。また、上層の膜は、抵抗が低く、加工性が高く、被覆性のよい膜を用いればよ
い。また、上層の膜の上面を平坦な形状とすることで、例えば微細化の際に、フォトリソ
グラフィのレジストパターンの線幅に生じるバラツキ等を低減することができる。また、
図１３に示す通り、酸化物半導体膜４０６ａおよび酸化物半導体膜４０６ｂをテーパーを
有する形状にすることにより、ゲート電極４０４ａおよびゲート電極４０４ｂのカバレッ
ジを良好にすることができる。
次に、図１１に示すトランジスタの作製方法について、説明する。図１４乃至図１７には
、図１１（Ａ）および図１１（Ｂ）に対応する断面図を示す。
まず基板４００を準備する。次に基板４００上に絶縁膜４０２を成膜する。次に絶縁膜４
０２上に酸化物半導体膜４０６ｂを成膜する。次に、酸化物半導体膜４０６ｂ上に酸化物
半導体膜４０６ａを成膜する。次に、酸化物半導体膜４０６ａ上にハードマスク４２１を
成膜する（図１４（Ａ）参照）。ハードマスク４２１については、ハードマスク１２１の
記載を参照する。
次に、ハードマスク４２１、酸化物半導体膜４０６ａ、酸化物半導体膜４０６ｂに開口部
を設け、その後、酸化物半導体膜４０６ａ上、および開口部内に導電膜４３７を成膜する
（図１４（Ｂ）参照）。導電膜４３７はソース電極４１６ａおよびドレイン電極４１６ｂ
となる導電膜である。開口部の形成方法については、例えばトランジスタ構造（２）の作
製方法に示したのと同様な方法を用いればよい。また、導電膜４３７については、導電膜
１３７の記載を参照する。
次に、ハードマスク４２１、酸化物半導体膜４０６ａ、酸化物半導体膜４０６ｂおよび導
電膜４３７を加工し、島状のハードマスク４２１、島状の酸化物半導体膜４０６ａ、島状
の酸化物半導体膜４０６ｂ、ソース電極４１６ａおよびドレイン電極４１６ｂを形成する
（図１５（Ａ）参照）。ハードマスク４２１、酸化物半導体膜４０６ａ、酸化物半導体膜
４０６ｂおよび導電膜４３７の加工については、例えばトランジスタ構造（２）の作製方
法に示したのと同様な方法を用いればよい。なお、図１５（Ｂ）は３次元の立体図を示す
。図１５（Ｂ）においては、電極や半導体膜等の角の丸み等については、厳密には表現し
ない。
次に、酸化物半導体膜４０６ｃおよびゲート絶縁膜４１２を成膜する（図１６（Ａ）参照
）。次に、ゲート電極４０４を成膜する（図１６（Ｂ）参照）。なお、ゲート電極は、図
１３に示した通り２層の積層とすることもできる。その場合には、上層に用いるゲート電
極は、凹凸を埋め込んで表面が平坦になるように形成してもよい。
次に、フォトリソグラフィ法などを用いて、ゲート電極４０４、ゲート絶縁膜４１２およ
び酸化物半導体膜４０６ｃを島状に形成する（図１７（Ａ）参照）。
なお、図１１に示すトランジスタ構造において、トランジスタのチャネル長およびチャネ
ル幅を微細化するとき、レジストマスクの面積を縮小させながら電極や半導体膜等を加工
すると電極や半導体膜等の端部が丸みを帯びる（曲面を有する）場合がある。その一例を
図１２に示す。このような構成になることで、半導体膜４０６ｃ上に形成されるゲート絶
縁膜４１２、ゲート電極４０４および保護絶縁膜４１８の被覆性を向上させることができ
る。また、電界集中を緩和することができる。また、トランジスタを微細化することで、
集積度を高め、高密度化することができる。
次に、保護絶縁膜４１８を成膜し、保護絶縁膜４１８に開口部を設ける。次に、配線４１
７ａおよび配線４１７ｂとなる導電膜を成膜し、フォトリソグラフィ法などを用いて導電
膜を加工し次に、配線４１７ａおよび配線４１７ｂを形成する。
以上のようにして、図１１に示したトランジスタを作製することができる。
＜トランジスタ構造（２）の変形例（２）＞
次に、トランジスタ構造（２）の変形例（２）を図２３に示す。図２３に示すトランジス
タの、図３に示すトランジスタとの違いは、酸化物半導体膜が３層であること、および酸
化物半導体膜の形状が異なることである。図２３では、酸化物半導体膜５０６ｃの一部が
ソース電極５１６ａおよびドレイン電極５１６ｂの上に接する。
図２３（Ｂ）において、トランジスタは基板５００上の絶縁膜５０２と、絶縁膜５０２上
の酸化物半導体膜５０６ｂと、酸化物半導体膜５０６ｂ上の酸化物半導体膜５０６ａと、
酸化物半導体膜５０６ａおよび酸化物半導体膜５０６ｂの側面に接するソース電極５１６
ａおよびドレイン電極５１６ｂと、酸化物半導体膜５０６ａ、ソース電極５１６ａおよび
ドレイン電極５１６ｂ上の酸化物半導体膜５０６ｃと、酸化物半導体膜５０６ｃ上のゲー
ト絶縁膜５１２と、ゲート絶縁膜５１２上のゲート電極５０４と、を有する。なお、好ま
しくは、ゲート電極５０４上、ソース電極５１６ａ上およびドレイン電極５１６ｂ上の保
護絶縁膜５１８と、保護絶縁膜５１８上の配線５１７ａおよび配線５１７ｂと、を有する
。また、保護絶縁膜５１８は、ソース電極５１６ａおよびドレイン電極５１６ｂにそれぞ
れ達する開口部を有し、当該開口部を介して配線５１７ａおよび配線５１７ｂと、ソース
電極５１６ａおよびドレイン電極５１６ｂとが、それぞれ接する。なお、トランジスタは
、絶縁膜５０２を有さなくても構わない場合がある。
基板５００については、基板４００の記載を参照する。また、絶縁膜５０２については、
絶縁膜４０２の記載を参照する。また、酸化物半導体膜５０６ａ、酸化物半導体膜５０６
ｂ、酸化物半導体膜５０６ｃについては、酸化物半導体膜４０６ａ、酸化物半導体膜４０
６ｂ、酸化物半導体膜４０６ｃの記載を参照する。また、ソース電極５１６ａおよびドレ
イン電極５１６ｂについては、ソース電極４１６ａおよびドレイン電極４１６ｂの記載を
それぞれ参照する。また、ゲート絶縁膜５１２については、ゲート絶縁膜４１２の記載を
参照する。また、ゲート電極５０４については、ゲート電極４０４の記載を参照する。ま
た、保護絶縁膜５１８については、保護絶縁膜４１８の記載を参照する。また、配線５１
７ａおよび配線５１７ｂについては、配線４１７ａおよび配線４１７ｂの記載をそれぞれ
参照する。
次に、図２３及び図２６に示すトランジスタの作製方法を、図２４及び図２５を用いて説
明する。
図２４（Ａ）に示すように、酸化物半導体膜５０６ａ、酸化物半導体膜５０６ｂおよびハ
ードマスク５２１に開口部を設け、図２４（Ｂ）に示すようにハードマスク５２１を除去
する。その後、酸化物半導体膜５０６ａ上および開口部内に導電膜５３７を形成し研磨処
理を行う（図２４（Ｃ））。
その後、図２５（Ｂ）に示す通り、酸化物半導体膜５０６ａ、酸化物半導体膜５０６ｂお
よび導電膜５３７の一部をエッチングし、島状の酸化物半導体膜５０６ａ、島状の酸化物
半導体膜５０６ｂ、ソース電極５１６ａおよびドレイン電極５１６ｂを形成する。図２５
（Ｂ）においては、基板表面からソース電極５１６ａおよびドレイン電極５１６ｂまでの
高さは、基板表面から酸化物半導体膜５０６ｂまでの高さとほぼ同じである。酸化物半導
体膜５０６ａ、酸化物半導体膜５０６ｂおよび導電膜５３７のエッチングについては、ト
ランジスタ構造（２）の作製方法として示したのと同様の方法を用いればよい。
なお、研磨処理の際に、酸化物半導体膜５０６ａと比較して導電膜５３７のエッチングを
速くして、例えば図２５（Ａ）に示すように、基板表面から導電膜５３７の上面までの高
さを基板表面から酸化物半導体膜５０６ａの上面までの高さより小さくすることができる
。このような場合には、酸化物半導体膜５０６ａ、酸化物半導体膜５０６ｂおよび導電膜
５３７の一部をエッチングし、島状の酸化物半導体膜５０６ａ、島状の酸化物半導体膜５
０６ｂ、ソース電極５１６ａおよびドレイン電極５１６ｂを形成すると、例えば図２５（
Ｃ）に示す形状が得られる。
図２５（Ｂ）および図２５（Ｃ）で得られる島状の酸化物半導体膜５０６ａ、島状の酸化
物半導体膜５０６ｂ、ソース電極５１６ａおよびドレイン電極５１６ｂを用いてトランジ
スタを作製し、図２３および図２６に示すトランジスタ構造を得る。なお、図２５（Ｂ）
及び図２５（Ｃ）以降のトランジスタの作製工程については、トランジスタ構造（２）の
作製方法として示したのと同様の方法を用いればよい。
＜トランジスタ構造（３）＞
以下では、トランジスタ構造（１）に対して、ソース電極またはドレイン電極と半導体膜
のチャネル形成領域との間に、ソース電極およびドレイン電極より抵抗が高い電界緩和領
域を設ける例を示す。
図２７（Ａ）はトランジスタの断面図を示す。トランジスタは基板１０５０上の絶縁膜１
０５２と、絶縁膜１０５２上の半導体膜１０５６と、半導体膜１０５６上のゲート絶縁膜
１０６２と、ゲート絶縁膜１０６２上のゲート電極１０５４と、半導体膜１０５６の側面
に接するソース電極１０６６ａおよびドレイン電極１０６６ｂと、領域１０７１および領
域１０７２と、を有する。なお、好ましくは、ゲート電極１０５４上、ソース電極１０６
６ａ上およびドレイン電極１０６６ｂ上の保護絶縁膜１０６８と、保護絶縁膜１０６８上
の配線１０６７ａおよび配線１０６７ｂと、を有する。また、保護絶縁膜１０６８は、ソ
ース電極１０６６ａおよびドレイン電極１０６６ｂにそれぞれ達する開口部を有し、当該
開口部を介して配線１０６７ａおよび配線１０６７ｂと、ソース電極１０６６ａおよびド
レイン電極１０６６ｂとが、それぞれ接する。なお、トランジスタは、絶縁膜１０５２を
有さなくても構わない場合がある。
基板１０５０については基板５０の記載を参照する。絶縁膜１０５２については絶縁膜５
２の記載を参照する。半導体膜１０５６については半導体膜５６の記載を参照する。ゲー
ト絶縁膜１０６２についてはゲート絶縁膜６２の記載を参照する。ソース電極１０６６ａ
およびドレイン電極１０６６ｂについては、ソース電極６６ａおよびドレイン電極６６ｂ
の記載を参照する。保護絶縁膜１０６８については、保護絶縁膜６８の記載を参照する。
配線１０６７ａおよび配線１０６７ｂについては、配線６７ａおよび配線６７ｂの記載を
参照する。
領域１０７１および領域１０７２は電界緩和領域として機能する。領域１０７１および領
域１０７２は、ソース電極およびドレイン電極より抵抗が高いことが好ましい。
ここで、領域１０７１および領域１０７２の作製方法について説明する。領域１０７１お
よび領域１０７２は、例えば半導体膜１０５６に不純物を添加することにより形成するこ
とができる。不純物は、ゲート電極形成後にゲート電極をマスクとして、例えばイオン注
入やイオンドーピングなどを用いて行えばよい。または、ゲート電極形成時に使用したレ
ジストマスクを残したまま、例えばイオン注入やイオンドーピングなどを行ってもよい。
不純物を添加することにより、半導体膜の抵抗を下げることができる。なお、チャネル形
成領域と領域１０７１および領域１０７２の抵抗を同等とする場合には、半導体膜１０５
６に不純物を添加しなくてもよい。
半導体膜１０５６に添加する不純物としては、例えば半導体膜１０５６にシリコンを用い
る場合には、リン、ヒ素、ホウ素、アルミニウム、ガリウムから選択された一種以上を用
いればよい。また、例えば半導体膜１０５６に酸化物半導体を用いる場合には、ホウ素、
炭素、マグネシウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタ
ン、バナジウム、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム
、ヒ素、イットリウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタ
ン、セリウム、ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上
を用いればよい。
トランジスタ構造（２）およびその変形例についても同様に、ソース電極またはドレイン
電極と半導体膜のチャネル形成領域との間に、ソース電極およびドレイン電極より抵抗が
高くチャネル形成領域より抵抗が低い、もしくはチャネル形成領域と抵抗が同等である電
界緩和領域を設けることができる。例えば、トランジスタ構造（２）の変形例（１）につ
いて、電界緩和領域を設ける例を図２７（Ｂ）に示す。
図２７（Ｂ）において、トランジスタは基板１４００上の絶縁膜１４０２と、絶縁膜１４
０２上の酸化物半導体膜１４０６ｂと、酸化物半導体膜１４０６ｂ上の酸化物半導体膜１
４０６ａと、酸化物半導体膜１４０６ａおよび酸化物半導体膜１４０６ｂの側面に接する
ソース電極１４１６ａおよびドレイン電極１４１６ｂと、酸化物半導体膜１４０６ａ、ソ
ース電極１４１６ａおよびドレイン電極１４１６ｂ上の酸化物半導体膜１４０６ｃと、酸
化物半導体膜１４０６ｃ上のゲート絶縁膜１４１２と、ゲート絶縁膜１４１２上のゲート
電極１４０４と、を有する。なお、好ましくは、ゲート電極１４０４上、ソース電極１４
１６ａ上およびドレイン電極１４１６ｂ上の保護絶縁膜１４１８と、保護絶縁膜１４１８
上の配線１４１７ａおよび配線１４１７ｂと、を有する。また、保護絶縁膜１４１８は、
ソース電極１４１６ａおよびドレイン電極１４１６ｂにそれぞれ達する開口部を有し、当
該開口部を介して配線１４１７ａおよび配線１４１７ｂと、ソース電極１４１６ａおよび
ドレイン電極１４１６ｂとが、それぞれ接する。なお、トランジスタは、絶縁膜１４０２
を有さなくても構わない場合がある。
基板１４００については基板４００の記載を参照する。絶縁膜１４０２については絶縁膜
４０２の記載を参照する。酸化物半導体膜１４０６ａ、酸化物半導体膜１４０６ｂおよび
酸化物半導体膜１４０６ｃについてはそれぞれ、酸化物半導体膜４０６ａ、酸化物半導体
膜４０６ｂおよび酸化物半導体膜４０６ｃの記載を参照する。ゲート絶縁膜１４１２につ
いてはゲート絶縁膜４１２の記載を参照する。ソース電極１４１６ａおよびドレイン電極
１４１６ｂについては、ソース電極４１６ａおよびドレイン電極４１６ｂの記載を参照す
る。保護絶縁膜１４１８については、保護絶縁膜４１８の記載を参照する。配線１４１７
ａおよび配線１４１７ｂについては、配線４１７ａおよび配線４１７ｂの記載を参照する
。
領域１４４１および領域１４４２は電界緩和領域として機能する。領域１４４１および領
域１４４２は、ソース電極およびドレイン電極より抵抗が高いことが好ましい。
領域１４４１および領域１４４２は、例えば酸化物半導体膜１４０６ａに不純物を添加す
ることにより形成することができる。なお、酸化物半導体膜１４０６ａに不純物を添加す
る際に、同時に酸化物半導体膜１４０６ｂにも不純物が添加されてもよい。不純物は、ゲ
ート電極形成後にゲート電極をマスクとして、例えばイオン注入やイオンドーピングなど
を用いて行えばよい。または、ゲート電極形成時に使用したレジストマスクを残したまま
、例えばイオン注入やイオンドーピングなどを行ってもよい。不純物を添加することによ
り、半導体膜の抵抗を下げることができる。なお、チャネル形成領域と領域１４４１およ
び領域１４４２の抵抗を同等とする場合には、酸化物半導体膜１４０６ａに不純物を添加
しなくてもよい。
酸化物半導体膜１４０６ａに添加する不純物としては、例えば、ホウ素、炭素、マグネシ
ウム、アルミニウム、シリコン、リン、カルシウム、スカンジウム、チタン、バナジウム
、クロム、マンガン、鉄、コバルト、ニッケル、ガリウム、ゲルマニウム、ヒ素、イット
リウム、ジルコニウム、ニオブ、モリブデン、インジウム、スズ、ランタン、セリウム、
ネオジム、ハフニウム、タンタル、タングステンから選択された一種以上を用いればよい
。
＜半導体装置＞
以下では、酸化物半導体膜を用いたトランジスタと、シリコンを用いたトランジスタを組
み合わせた半導体装置の一例について説明する。
図１８は半導体装置の断面図である。半導体装置は、シリコンを用いたトランジスタ１９
１と、トランジスタ１９１上の絶縁膜１６８と、絶縁膜１６８上の導電膜１７２、導電膜
１７４、導電膜１７６および導電膜１７８と、絶縁膜１６８上、導電膜１７２上、導電膜
１７４上、導電膜１７６上および導電膜１７８上の絶縁膜１８６と、絶縁膜１８６上の導
電膜１８１および導電膜１８２と、導電膜１８１および導電膜１８２上の絶縁膜１８７と
、絶縁膜１８７上の絶縁膜１３１と、絶縁膜１３１上の絶縁膜８０２と、絶縁膜８０２上
の酸化物半導体膜を用いたトランジスタ１９２と、を有する。なお、半導体装置上に、保
護絶縁膜８１８を設けてもよい。
絶縁膜１６８は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、
または積層で用いればよい。なお、本明細書において、酸化窒化物膜とは、窒素を０．１
ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む酸化物膜をいう。なお、窒化酸化物膜と
は、酸素を０．１ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む窒化物膜をいう。
絶縁膜１６８は、トランジスタ１９１に達する開口部を有する。導電膜１７４および導電
膜１７６は、絶縁膜１６８に設けられた開口部を介してトランジスタ１９１と電気的に接
続する。絶縁膜１６８は、例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５
０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より
好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
絶縁膜１８６は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、
または積層で用いればよい。なお、本明細書において、酸化窒化物膜とは、窒素を０．１
ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む酸化物膜をいう。なお、窒化酸化物膜と
は、酸素を０．１ａｔｏｍｉｃ％以上２５ａｔｏｍｉｃ％未満含む窒化物膜をいう。
絶縁膜１８６は、導電膜１７２および導電膜１７６に達する開口部を有する。導電膜１８
２および導電膜１８１は、絶縁膜１８６に設けられた開口部を介して導電膜１７２および
導電膜１７６と電気的に接続する。絶縁膜１８６は、例えば、厚さを２０ｎｍ以上１００
０ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以下、さらに好ましくは１００ｎｍ以
上１０００ｎｍ以下、より好ましくは２００ｎｍ以上１０００ｎｍ以下とする。
なお、図１８に示す半導体装置は、絶縁膜１８６、導電膜１８１および導電膜１８２を有
さない場合がある。その場合には、トランジスタ１９２は、導電膜１７６と直接接続すれ
ばよい。
導電膜１７２、導電膜１７４、導電膜１７６および導電膜１７８は、例えば、アルミニウ
ム、チタン、クロム、コバルト、ニッケル、銅、イットリウム、ジルコニウム、モリブデ
ン、ルテニウム、銀、タンタルまたはタングステンを含む導電膜を、単層で、または積層
で用いればよい。導電膜１７２、導電膜１７４および導電膜１７６は、例えば、半導体装
置を構成する配線として機能してもよい。また、導電膜１７８は、トランジスタ１９２の
バックゲート電極として機能してもよい。
絶縁膜８０２は、例えば、酸化シリコンまたは酸化窒化シリコンを含む絶縁膜を単層で、
または積層で用いればよい。また、絶縁膜８０２は、過剰酸素を含む絶縁膜を用いると好
ましい。
絶縁膜８０２は、導電膜１８１に達する開口部を有する。トランジスタ１９２は、絶縁膜
８０２に設けられた開口部を介して導電膜１８１と電気的に接続する。絶縁膜８０２は、
例えば、厚さを２０ｎｍ以上１０００ｎｍ以下、好ましくは５０ｎｍ以上１０００ｎｍ以
下、さらに好ましくは１００ｎｍ以上１０００ｎｍ以下、より好ましくは２００ｎｍ以上
１０００ｎｍ以下とする。
絶縁膜１３１は、酸化アルミニウム、窒化シリコン、窒化酸化シリコン、酸化窒化シリコ
ン、酸化シリコンなどを用いればよい。例えば、酸素や水素等の元素が拡散しにくい窒化
シリコン膜や酸化アルミニウム膜を用いることにより、例えば絶縁膜１３１より下層から
水素などの不純物が酸化物半導体膜８０６へ混入するのを防ぐことができる。また、例え
ば絶縁膜８０２に含まれる酸素が下層に拡散するのを防ぐことができるため、酸化物半導
体膜８０６に効率よく酸素を供給することができる。
導電膜１８１および導電膜１８２は、例えば、アルミニウム、チタン、クロム、コバルト
、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、タンタル
またはタングステンを含む導電膜を、単層で、または積層で用いればよい。導電膜１８１
および導電膜１８２は、例えば、半導体装置を構成する配線として機能してもよい。
保護絶縁膜８１８は、例えば、酸化シリコン、酸化窒化シリコン、酸化ゲルマニウム、酸
化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまた
は酸化タンタルを含む絶縁膜を、単層で、または積層で用いればよい。
トランジスタ１９１は、例えば、シリコンからなる半導体基板８００上のゲート絶縁膜１
６２と、ゲート絶縁膜１６２上のゲート電極１５４と、半導体基板８００のゲート電極１
５４と重ならない領域に設けられたソース領域１６６ａおよびドレイン領域１６６ｂと、
絶縁性を有する素子分離領域１５２と、を有する。なお、ここでは、トランジスタ１９１
に用いる半導体基板８００としてシリコンを用いた例を示すが、半導体基板８００はシリ
コンからなる半導体基板に限定されない。例えば、半導体基板８００として、ゲルマニウ
ムまたはダイヤモンドなどの半導体基板を用いてもよいし、ヒ化ガリウム、炭化シリコン
、窒化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体
基板を用いてもよい。または、半導体基板８００として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ
Ｉｎｓｕｌａｔｏｒ）などを用いてもよい。または、半導体基板８００に替えて、絶縁
表面を有する基板上に、シリコン膜、ゲルマニウム膜、ダイヤモンド膜などの半導体膜、
またはヒ化ガリウム膜、炭化シリコン膜、窒化ガリウム膜、リン化インジウム膜、酸化亜
鉛膜、酸化ガリウム膜、Ｉｎ−Ｚｎ酸化物膜、Ｉｎ−Ｇａ−Ｚｎ酸化物膜、Ｉｎ−Ｓｎ−
Ｚｎ酸化物膜などの化合物半導体膜を設けてもよい。
トランジスタ１９２は、例えば、絶縁膜８０２上の酸化物半導体膜８０６と、酸化物半導
体膜８０６の側面に接するソース電極８１６ａおよびドレイン電極８１６ｂと、酸化物半
導体膜８０６上のゲート絶縁膜８１２と、ゲート絶縁膜８１２上のゲート電極８０４と、
を有する。
次に、図１８に示した半導体装置の作製方法について説明する。
まずは、半導体基板８００にトランジスタ１９１を形成する（図１９（Ａ）参照。）。ト
ランジスタ１９１の形成方法として、例えばシリコンを用いたトランジスタについて公知
の方法を用いることができる。
次に、トランジスタ１９１上に絶縁膜１６８を形成する（図１９（Ｂ）参照）。
次に、絶縁膜１６８を加工し、トランジスタ１９１のゲート電極１５４に達する開口部と
、ドレイン領域１６６ｂに達する開口部と、を形成する（図１９（Ｃ）参照）。
次に、絶縁膜１６８上に導電膜１７２、導電膜１７４、導電膜１７６および導電膜１７８
を形成する（図１９（Ｄ）参照）。
次に、絶縁膜１６８上、導電膜１７２上、導電膜１７４上、導電膜１７６上および導電膜
１７８上に、絶縁膜１８６を形成する。次に、絶縁膜１８６を加工し、導電膜１７２およ
び導電膜１７６に達する開口部を形成する（図２０（Ａ）参照）。
次に、絶縁膜１８６上に導電膜１８１および導電膜１８２を形成する（図２０（Ｂ）参照
）。次に、絶縁膜１８６上、導電膜１８１上および導電膜１８２上に、絶縁膜１８７を形
成する。次に、絶縁膜１８７上に絶縁膜１３１を形成する。次に、絶縁膜１３１上に絶縁
膜８０２を形成する（図２０（Ｃ）参照）。
次に、絶縁膜８０２上に酸化物半導体膜８０６およびハードマスク８２１を成膜する（図
２１（Ａ）参照）。酸化物半導体膜８０６については、酸化物半導体膜１０６の記載を参
照する。またハードマスク８２１については、ハードマスク１２１の記載を参照する。
次に、ハードマスク８２１、酸化物半導体膜８０６、絶縁膜８０２、絶縁膜１３１および
絶縁膜１８７を加工し、導電膜１８１に達する開口部を形成する（図２１（Ｂ）参照）。
次に、開口部内に導電膜８３７を形成する（図２２（Ａ）参照）。導電膜８３７の形成方
法については、導電膜１３７の記載を参照する。
次に、トランジスタ１９２を形成する。トランジスタのソース電極８１６ａおよびドレイ
ン電極８１６ｂは導電膜８３７を用いて形成する。トランジスタ１９２は、図２に示すト
ランジスタの形成方法と同様な方法を用いて形成できる。次に、保護絶縁膜８１８を形成
する（図２２（Ｂ）参照。）
このようにして、図１８に示した半導体装置を作製することができる。
＜応用製品について＞
以下では、上述した半導体装置を用いた応用製品について説明する。
上述したトランジスタは、例えば、メモリ、ＣＰＵ、表示装置など様々な用途に用いるこ
とができる。
＜メモリ１＞
以下では、発明の一態様に係る半導体装置が有する、メモリセルの回路構成およびその動
作について、図２８を参照して説明する。
なお、半導体装置は、メモリセルの他、別の基板上に配置された駆動回路、電源回路等を
含む場合がある。
図２８（Ａ）は、メモリセル２００の一例を示す回路図である。
図２８（Ａ）に示すメモリセル２００では、トランジスタ２１１と、トランジスタ２１２
と、トランジスタ２１３と、容量素子２１４と、を示している。なおメモリセル２００は
、図２８では、図示を省略しているが、実際にはマトリクス状に複数設けられている。
トランジスタ２１１は、ゲートに、書き込みワード線ＷＷＬが接続される。また、トラン
ジスタ２１１は、ソースおよびドレインの一方に、ビット線ＢＬが接続される。また、ト
ランジスタ２１１は、ソースおよびドレインの他方に、フローティングノードＦＮが接続
される。
トランジスタ２１２は、ゲートに、フローティングノードＦＮが接続される。また、トラ
ンジスタ２１２は、ソースおよびドレインの一方に、トランジスタ２１３のソースおよび
ドレインの一方が接続される。また、トランジスタ２１２は、ソースおよびドレインの他
方に、電源線ＳＬが接続される。
トランジスタ２１３は、ゲートに、読み出しワード線ＲＷＬが接続される。また、トラン
ジスタ２１２は、ソースおよびドレインの他方に、ビット線ＢＬが接続される。
容量素子２１４は、一方の電極に、フローティングノードＦＮが接続される。また、容量
素子２１４は、他方の電極に、固定電位が与えられる。
書き込みワード線ＷＷＬには、ワード信号が与えられる。
ワード信号は、ビット線ＢＬの電圧をフローティングノードＦＮに与えるために、トラン
ジスタ２１１を導通状態とする信号である。
なお、書き込みワード線ＷＷＬに与えられるワード信号を制御することで、フローティン
グノードＦＮの電位が、ビット線ＢＬの電圧に応じた電位となることを、メモリセルにデ
ータを書き込む、という。また、読み出しワード線ＲＷＬに与えられる読み出し信号を制
御することで、ビット線ＢＬの電圧が、フローティングノードＦＮの電位に応じた電圧と
なることを、メモリセルからのデータを読み出す、という。
ビット線ＢＬには、多値のデータが与えられる。またビット線ＢＬには、データを読み出
すための、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられる。
多値のデータは、ｋビット（ｋは２以上の整数）のデータである。具体的には、２ビット
のデータであれば４値のデータであり、４段階の電圧のいずれか一を有する信号である。
ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅは、データを読み出すために、ビット線ＢＬに
与えられる電圧である。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後
、ビット線ＢＬは電気的に浮遊状態となる。また、ディスチャージ電圧Ｖｄｉｓｃｈａｒ
ｇｅは、ビット線ＢＬの初期化を行うために与えられる電圧である。
読み出しワード線ＲＷＬには、読み出し信号が与えられる。
読み出し信号は、メモリセルからデータを選択的に読み出すために、トランジスタ２１３
のゲートに与えられる信号である。
フローティングノードＦＮは、容量素子２１４の一方の電極、トランジスタ２１１のソー
スおよびドレインの他方の電極、およびトランジスタ２１２のゲートを接続する配線上の
いずれかのノードに相当する。
フローティングノードＦＮの電位は、ビット線ＢＬによって与えられる、多値のデータに
基づく電位である。また、フローティングノードＦＮは、トランジスタ２１１を非導通状
態とすることで、電気的に浮遊状態となる。
電源線ＳＬには、ビット線ＢＬに与えられるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅよ
りも高いプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
電源線ＳＬの電圧は、少なくともメモリセル２００からデータを読み出す期間に、プリチ
ャージ電圧Ｖｐｒｅｃｈａｒｇｅであればよい。そのため、メモリセル２００にデータを
書き込む期間、または／およびデータの読み出しや書き込みを行わない期間では、電源線
ＳＬの電圧をディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとし、ビット線ＢＬと電源線ＳＬ
とが等電位となる構成としてもよい。当該構成により、ビット線ＢＬと電源線ＳＬとの間
にわずかに流れる貫通電流を低減することができる。
また別の構成として、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅとした定電
圧を与える構成としてもよい。当該構成により、電源線ＳＬの電圧を、プリチャージ電圧
Ｖｐｒｅｃｈａｒｇｅとディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとで切り換えなくてよ
いため、電源線ＳＬの充放電に要する消費電力を削減することができる。
電源線ＳＬに与えられるプリチャージ電圧Ｖｐｒｅｃｈａｒｇｅは、ビット線ＢＬに与え
られるディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅを、トランジスタ２１２およびトランジ
スタ２１３を介した充電により変化させる電圧である。
トランジスタ２１１は、導通状態と非導通状態とを切り換えることで、データの書き込み
を制御するスイッチとしての機能を有する。また、非導通状態を保持することで、書き込
んだデータに基づく電位を保持する機能を有する。なお、トランジスタ２１１は、ｎチャ
ネル型のトランジスタとして、説明を行うものとする。
トランジスタ２１１は、非導通状態においてソースとドレインとの間を流れる電流（オフ
電流）が低いトランジスタが用いられることが好適である。
図２８（Ａ）に示すメモリセル２００の構成では、非導通状態を保持することで、書き込
んだデータに基づく電位を保持している。そのため、フローティングノードＦＮでの電荷
の移動を伴った電位の変動を抑えるスイッチとして、オフ電流の低いトランジスタが用い
られることが特に好ましい。なお、オフ電流の低いトランジスタのオフ電流を評価する方
法は後述する。
トランジスタ２１１は、オフ電流の低いトランジスタとし、非導通状態を保持することで
、メモリセル２００を不揮発性のメモリとすることができる。よって、一旦、メモリセル
２００に書き込まれたデータは、再度、トランジスタ２１１を導通状態とするまで、フロ
ーティングノードＦＮに保持し続けることができる。
トランジスタ２１２は、フローティングノードＦＮの電位にしたがって、ソースとドレイ
ンとの間にドレイン電流Ｉｄを流す機能を有する。なお、図２８（Ａ）に示すメモリセル
２００の構成で、トランジスタ２１２のソースとドレインとの間に流れるドレイン電流Ｉ
ｄは、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ２１２は
、第２のトランジスタともいう。また、トランジスタ２１２は、ｎチャネル型のトランジ
スタとして説明を行う。
トランジスタ２１３は、読み出しワード線ＲＷＬの電位にしたがって、ソースとドレイン
との間にドレイン電流Ｉｄを流す機能を有する。なお、図２８（Ａ）に示すメモリセル２
００の構成で、トランジスタ２１３のソースとドレインとの間に流れるドレイン電流Ｉｄ
は、ビット線ＢＬと電源線ＳＬとの間に流れる電流である。なおトランジスタ２１３は、
第３のトランジスタともいう。また、トランジスタ２１３は、ｎチャネル型のトランジス
タとして説明を行う。
なおトランジスタ２１２およびトランジスタ２１３には、しきい値電圧のばらつきの小さ
いトランジスタが用いられることが好ましい。ここで、しきい値電圧のばらつきが小さい
トランジスタとは、トランジスタが同一プロセスで作製される際に、しきい値電圧の差が
２０ｍＶ以内で形成されうるトランジスタのことをいう。具体的には、チャネルが単結晶
シリコンで形成されているトランジスタが挙げられる。しきい値電圧のばらつきは小さけ
れば小さいほど好ましいが、前述した単結晶シリコンで形成されているトランジスタであ
っても、しきい値電圧の差が２０ｍＶ程度残りうる。
次に、図２８（Ａ）に示すメモリセル２００の動作を説明する。
図２８（Ｂ）に示すタイミングチャートは、図２８（Ａ）で示した書き込みワード線ＷＷ
Ｌ、読み出しワード線ＲＷＬ、フローティングノードＦＮ、ビット線ＢＬ、および電源線
ＳＬに与えられる各信号の変化について示すものである。
図２８（Ｂ）に示すタイミングチャートでは、初期状態である期間Ｔ１、データを読み出
すためにビット線ＢＬの充電を行う期間Ｔ２、を示している。
図２８（Ｂ）に示す期間Ｔ１では、ビット線ＢＬの放電を行う。このとき、書き込みワー
ド線ＷＷＬは、Ｌレベルの電位が与えられる。また、読み出しワード線ＲＷＬは、Ｌレベ
ルの電位が与えられる。また、フローティングノードＦＮは、多値のデータに対応する電
位が保持される。またビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与え
られる。また、電源線ＳＬは、プリチャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
なお図２８（Ｂ）では、多値のデータの一例として、２ビットのデータ、すなわち４値の
データを示している。具体的に図２８（Ｂ）では、４値のデータ（Ｖ００、Ｖ０１、Ｖ１
０、Ｖ１１）を示しており、４段階の電位で表すことができる。
ビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅが与えられた後、電気的に浮
遊状態となる。すなわち、ビット線ＢＬは、電荷の充電または放電により電位の変動が生
じる状態となる。この浮遊状態は、ビット線ＢＬに電位を与えるスイッチをオフにするこ
とで実現することができる。
次に、図２８（Ｂ）に示す期間Ｔ２では、データを読み出すためにビット線ＢＬの充電を
行う。このとき、書き込みワード線ＷＷＬは、前の期間に引き続き、Ｌレベルの電位が与
えられる。また、読み出しワード線ＲＷＬは、Ｈレベルの電位が与えられる。また、フロ
ーティングノードＦＮは、前の期間に引き続き、多値のデータに対応する電位が保持され
る。またビット線ＢＬは、ディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅがフローティングノ
ードＦＮの電位にしたがって上昇する。また、電源線ＳＬは、前の期間に引き続き、プリ
チャージ電圧Ｖｐｒｅｃｈａｒｇｅが与えられる。
読み出しワード線ＲＷＬの電位の変化にしたがって、トランジスタ２１３が導通状態とな
る。そのため、トランジスタ２１２のソースおよびドレインの一方の電位が下降して、デ
ィスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなる。
トランジスタ２１２はｎチャネル型のトランジスタであり、トランジスタ２１２のソース
およびドレインの一方の電位が下降してディスチャージ電圧Ｖｄｉｓｃｈａｒｇｅとなる
ことで、ゲートとソースとの間の電圧（ゲート電圧）の絶対値が大きくなる。このゲート
電圧の上昇にしたがってトランジスタ２１２およびトランジスタ２１３では、ソースとド
レインとの間にドレイン電流Ｉｄが流れる。
トランジスタ２１２およびトランジスタ２１３にドレイン電流Ｉｄが流れることで、電源
線ＳＬの電荷がビット線ＢＬに充電される。トランジスタ２１２のソースの電位、および
ビット線ＢＬの電位は、充電により上昇する。トランジスタ２１２のソースの電位が上昇
することで、トランジスタ２１２のゲート電圧が徐々に小さくなる。
期間Ｔ２で流れるドレイン電流Ｉｄは、トランジスタ２１２のしきい値電圧となるゲート
電圧で流れなくなる。そのため、ビット線ＢＬは、電位の上昇が進行し、トランジスタ２
１２のゲート電圧がしきい値電圧となった時点で充電が完了し、定電位となる。このとき
のビット線ＢＬの電位は、概ねフローティングノードＦＮの電位としきい値電圧との差と
なる。
つまり、充電により変化するビット線ＢＬの電位は、フローティングノードＦＮの電位の
高低を反映した形で得ることができる。この電位の違いを多値のデータの判定に用いるこ
とで、メモリセル２００に書き込まれた多値のデータを読み出すことができる。
したがって、データを読み出すための信号を多値のデータの数に応じて切り換えることな
く、メモリセルからの多値のデータの読み出しを行うことができる。
＜メモリ２＞
以下では、メモリ１と異なる半導体装置の回路構成およびその動作について、図２９を参
照して説明する。
図２９（Ａ）には、本発明の一態様である半導体装置として、記憶装置３００を示す。図
２９（Ａ）に示す記憶装置３００は、記憶素子部３０２と、第１の駆動回路３０４と、第
２の駆動回路３０６と、を有する。
記憶素子部３０２には、記憶素子３０８がマトリクス状に複数配置されている。図２９（
Ａ）に示す例では、記憶素子部３０２には記憶素子３０８が５行６列に配置されている。
第１の駆動回路３０４および第２の駆動回路３０６は、記憶素子３０８への信号の供給を
制御し、読み取り時には記憶素子３０８からの信号を取得する。例えば、第１の駆動回路
３０４をワード線駆動回路とし、第２の駆動回路３０６をビット線駆動回路とする。ただ
し、これに限定されず、第１の駆動回路３０４をビット線駆動回路とし、第２の駆動回路
３０６をワード線駆動回路としてもよい。
なお、第１の駆動回路３０４および第２の駆動回路３０６は、それぞれ記憶素子３０８と
配線により電気的に接続されている。
記憶素子３０８は、揮発性メモリと、不揮発性メモリと、を有する。記憶素子３０８の具
体的な回路構成の一例を図２９（Ｂ）に示す。図２９（Ｂ）に示す記憶素子３０８は、第
１の記憶回路３１０と、第２の記憶回路３１２と、を有する。
第１の記憶回路３１０は、第１のトランジスタ３１４と、第２のトランジスタ３１６と、
第３のトランジスタ３１８と、第４のトランジスタ３２０と、第５のトランジスタ３２２
と、第６のトランジスタ３２４と、を有する。
まず、第１の記憶回路３１０の構成について説明する。第１のトランジスタ３１４のソー
スおよびドレインの一方は、第１の端子３３０に電気的に接続され、第１のトランジスタ
３１４のゲートは、第２の端子３３２に電気的に接続されている。第２のトランジスタ３
１６のソースおよびドレインの一方は、高電位電源線Ｖｄｄに電気的に接続され、第２の
トランジスタ３１６のソースおよびドレインの他方は、第１のトランジスタ３１４のソー
スおよびドレインの他方と、第３のトランジスタ３１８のソースおよびドレインの一方と
、第１のデータ保持部３４０に電気的に接続されている。第３のトランジスタ３１８のソ
ースおよびドレインの他方は、低電位電源線Ｖｓｓに電気的に接続されている。第２のト
ランジスタ３１６のゲートと第３のトランジスタ３１８のゲートは、第２のデータ保持部
３４２に電気的に接続されている。
そして、第４のトランジスタ３２０のソースおよびドレインの一方は、第３の端子３３４
に電気的に接続され、第４のトランジスタ３２０のゲートは、第４の端子３３６に電気的
に接続されている。第５のトランジスタ３２２のソースおよびドレインの一方は、高電位
電源線Ｖｄｄに電気的に接続され、第５のトランジスタ３２２のソースおよびドレインの
他方は、第４のトランジスタ３２０のソースおよびドレインの他方と、第６のトランジス
タ３２４のソースおよびドレインの一方と、第２のデータ保持部３４２に電気的に接続さ
れている。第６のトランジスタ３２４のソースおよびドレインの他方は、低電位電源線Ｖ
ｓｓに電気的に接続されている。第５のトランジスタ３２２のゲートと第６のトランジス
タ３２４のゲートは、第１のデータ保持部３４０に電気的に接続されている。
第１のトランジスタ３１４、第３のトランジスタ３１８、第４のトランジスタ３２０およ
び第６のトランジスタ３２４は、ｎチャネル型のトランジスタである。
第２のトランジスタ３１６および第５のトランジスタ３２２は、ｐチャネル型のトランジ
スタである。
第１の端子３３０は、ビット線に電気的に接続されている。第２の端子３３２は、第１の
ワード線に電気的に接続されている。第３の端子３３４は、反転ビット線に電気的に接続
されている。第４の端子３３６は、第１のワード線に電気的に接続されている。
以上説明した構成を有することで、第１の記憶回路３１０は、ＳＲＡＭを構成している。
即ち、第１の記憶回路３１０は、揮発性メモリである。本発明の一態様である記憶装置３
００では、第１の記憶回路３１０に設けられた第１のデータ保持部３４０および第２のデ
ータ保持部３４２が第２の記憶回路３１２に電気的に接続されている。
第２の記憶回路３１２は、第７のトランジスタ３２６と、第８のトランジスタ３２８と、
を有する。
次に、第２の記憶回路３１２の構成について説明する。第７のトランジスタ３２６のソー
スおよびドレインの一方は、第２のデータ保持部３４２に電気的に接続され、第７のトラ
ンジスタ３２６のソースおよびドレインの他方は、第１の容量素子３４８の一方の電極に
電気的に接続されている。第１の容量素子３４８の他方の電極には、低電位電源線Ｖｓｓ
が電気的に接続されている。第８のトランジスタ３２８のソースおよびドレインの一方は
、第１のデータ保持部３４０に電気的に接続され、第８のトランジスタ３２８のソースお
よびドレインの他方は、第２の容量素子３５０の一方の電極に電気的に接続されている。
第２の容量素子３５０の他方の電極には、低電位電源線Ｖｓｓが電気的に接続されている
。第７のトランジスタ３２６のゲートと第８のトランジスタ３２８のゲートは、第５の端
子３３８に電気的に接続されている。
第５の端子３３８は、第２のワード線に電気的に接続されている。なお、第１のワード線
と第２のワード線は、一方の動作にしたがって他方の信号が制御される構成であってもよ
いし、各々が独立に制御される構成であってもよい。
第７のトランジスタ３２６と第８のトランジスタ３２８は、オフ電流の低いトランジスタ
である。なお、図２９（Ｂ）に例示する構成では、第７のトランジスタ３２６と第８のト
ランジスタ３２８は、ｎチャネル型のトランジスタであるが、これに限定されない。
第７のトランジスタ３２６と第１の容量素子３４８の一方の電極の間には、第３のデータ
保持部３４４が形成されている。第８のトランジスタ３２８と第２の容量素子３５０の一
方の電極の間には、第４のデータ保持部３４６が形成されている。第７のトランジスタ３
２６と第８のトランジスタ３２８のオフ電流が小さいため、第３のデータ保持部３４４お
よび第４のデータ保持部３４６の電荷は、長時間保持される。即ち、第２の記憶回路３１
２は、不揮発性メモリである。
第７のトランジスタ３２６と第８のトランジスタ３２８は、オフ電流の低いトランジスタ
である。
上記したように、第１の記憶回路３１０は揮発性メモリであり、第２の記憶回路３１２は
不揮発性メモリであり、第１の記憶回路３１０のデータ保持部である第１のデータ保持部
３４０および第２のデータ保持部３４２は、第２の記憶回路３１２のデータ保持部である
第３のデータ保持部３４４および第４のデータ保持部３４６に、オフ電流の低いトランジ
スタを介して電気的に接続されている。したがって、オフ電流の低いトランジスタのゲー
ト電位を制御することで、第１の記憶回路３１０のデータを第２の記憶回路３１２のデー
タ保持部に退避させることができる。また、オフ電流の低いトランジスタを用いることで
、記憶素子３０８への電力の供給がない場合であっても、第３のデータ保持部３４４およ
び第４のデータ保持部３４６には、長期にわたって記憶内容を保持することができる。
このように、図２９（Ｂ）に示す記憶素子３０８は、揮発性メモリのデータを不揮発性メ
モリに退避させることができる。
また、第１の記憶回路３１０はＳＲＡＭを構成するため、高速動作が要求される。他方、
第２の記憶回路３１２では電力の供給を停止した後の長期間のデータ保持が要求される。
このような構成は、第１の記憶回路３１０を高速動作可能なトランジスタを用いて形成し
、第２の記憶回路３１２をオフ電流の低いトランジスタを用いて形成することによって実
現することができる。例えば、第１の記憶回路３１０をシリコンを用いたトランジスタで
形成し、第２の記憶回路３１２を酸化物半導体膜を用いたトランジスタで形成すればよい
。
本発明の一態様である記憶装置３００において、第１のトランジスタ３１４および第４の
トランジスタ３２０をオンして、揮発性メモリである第１の記憶回路３１０のデータ保持
部にデータを書き込む際に、第２の記憶回路３１２に含まれる第７のトランジスタ３２６
および第８のトランジスタ３２８がオンしていると、第１の記憶回路３１０のデータ保持
部（第１のデータ保持部３４０および第２のデータ保持部３４２）が所定の電位を保持す
るためには、第２の記憶回路３１２に含まれる第１の容量素子３４８および第２の容量素
子３５０に電荷を蓄積すればよい。したがって、第１の記憶回路３１０のデータ保持部に
データを書き込む際に、第７のトランジスタ３２６と第８のトランジスタ３２８がオンし
ていると、記憶素子３０８の高速動作を阻害する。また、第２の記憶回路３１２をシリコ
ンを用いたトランジスタで形成すると、オフ電流を十分に小さくすることが難しく、第２
の記憶回路３１２に長期にわたって記憶内容を保持することが困難である。
そこで、本発明の一態様である半導体装置では、第１の記憶回路３１０のデータ保持部（
揮発性メモリ）にデータを書き込む際には、第１の記憶回路３１０のデータ保持部と第２
の記憶回路３１２のデータ保持部の間に配されたトランジスタ（即ち、第７のトランジス
タ３２６および第８のトランジスタ３２８）をオフしておく。これによって、記憶素子３
０８の高速動作を実現する。また、第１の記憶回路３１０のデータ保持部への書き込みお
よび読み出しを行わない際（即ち、第１のトランジスタ３１４および第４のトランジスタ
３２０がオフの状態）には、第１の記憶回路３１０のデータ保持部と第２の記憶回路３１
２のデータ保持部の間に配されたトランジスタをオンする。
記憶素子３０８の揮発性メモリへのデータの書き込みの具体的な動作を以下に示す。まず
、オンされている第７のトランジスタ３２６および第８のトランジスタ３２８をオフする
。次いで、第１のトランジスタ３１４および第４のトランジスタ３２０をオンして、第１
の記憶回路３１０のデータ保持部（第１のデータ保持部３４０および第２のデータ保持部
３４２）に所定の電位を供給した後、第１のトランジスタ３１４および第４のトランジス
タ３２０をオフする。その後、第７のトランジスタ３２６および第８のトランジスタ３２
８をオンする。これによって、第２の記憶回路３１２のデータ保持部には、第１の記憶回
路３１０のデータ保持部に保持されたデータに対応したデータが保持される。
なお、少なくとも第１の記憶回路３１０のデータ保持部へのデータの書き込みのために、
第１のトランジスタ３１４および第４のトランジスタ３２０をオンする際には、第２の記
憶回路３１２に含まれる第７のトランジスタ３２６および第８のトランジスタ３２８をオ
フとする。ただし、第１の記憶回路３１０のデータ保持部からのデータの読み出しのため
に、第１のトランジスタ３１４および第４のトランジスタ３２０をオンする際には、第２
の記憶回路３１２に含まれる第７のトランジスタ３２６および第８のトランジスタ３２８
はオフとしてもよいし、オンとしてもよい。
また、記憶素子３０８への電力の供給を停止する場合には、記憶素子３０８への電力の供
給を停止する直前に、第１の記憶回路３１０のデータ保持部と第２の記憶回路３１２のデ
ータ保持部の間に配されたトランジスタ（即ち、第７のトランジスタ３２６および第８の
トランジスタ３２８）をオフして、第２の記憶回路３１２に保持されたデータを不揮発化
する。揮発性メモリへの電力の供給が停止される直前に第７のトランジスタ３２６と第８
のトランジスタ３２８をオフする手段は、第１の駆動回路３０４および第２の駆動回路３
０６に搭載してもよいし、これらの駆動回路を制御する別の制御回路に設けられていても
よい。
なお、ここで、第１の記憶回路３１０のデータ保持部と第２の記憶回路３１２のデータ保
持部の間に配された第７のトランジスタ３２６および第８のトランジスタ３２８のオンま
たはオフは、記憶素子ごとに行ってもよいし、記憶素子部３０２をいくつかに区分けした
ブロックごとに行ってもよい。
第１の記憶回路３１０をＳＲＡＭとして動作させる際に、第１の記憶回路３１０のデータ
保持部と第２の記憶回路３１２のデータ保持部の間に配されたトランジスタをオフするた
め、第２の記憶回路３１２に含まれる第１の容量素子３４８および第２の容量素子３５０
への電荷の蓄積を行うことなく第１の記憶回路３１０にデータを保持することが可能とな
るため、記憶素子３０８を高速に動作させることができる。
また、本発明の一態様である記憶装置３００では、記憶装置３００への電力の供給を停止
する（記憶装置３００の電源を遮断する）前に、最後にデータを書き換えた記憶素子３０
８が有する、第１の記憶回路３１０のデータ保持部と第２の記憶回路３１２のデータ保持
部の間に配されたトランジスタのみをオンしてもよい。このとき、最後にデータを書き換
えた記憶素子３０８のアドレスを外部メモリに記憶しておくと、スムーズに退避させるこ
とができる。
ただし、本発明の一態様である半導体装置の駆動方法は上記説明に限定されるものではな
い。
以上説明したように、記憶装置３００を高速動作させることができる。また、データの退
避を一部の記憶素子のみで行うため、消費電力を抑えることができる。
なお、ここでは、揮発性メモリとしてＳＲＡＭを用いたが、これに限定されず、他の揮発
性メモリを用いてもよい。
＜ＣＰＵ＞
図３０は、上述したトランジスタを少なくとも一部に用いたＣＰＵの具体的な構成を示す
ブロック図である。
図３０（Ａ）に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈ
ｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、論理演算回路）、ＡＬＵコントローラ１１９２、イ
ンストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコ
ントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインター
フェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭイ
ンターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板
、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース
１１８９は、別チップに設けてもよい。もちろん、図３０（Ａ）に示すＣＰＵは、その構
成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を
有している。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクション
デコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタ
ラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ
１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記
各種回路に供給する。
図３０（Ａ）に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レ
ジスタ１１９６のメモリセルとして、上述したトランジスタを用いることができる。
図３０（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１
１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容
量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持
が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われ
る。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換
えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができ
る。
電源停止に関しては、図３０（Ｂ）または図３０（Ｃ）に示すように、メモリセル群と、
電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を
設けることにより行うことができる。以下に図３０（Ｂ）および図３０（Ｃ）の回路の説
明を行う。
図３０（Ｂ）および図３０（Ｃ）は、メモリセルへの電源電位の供給を制御するスイッチ
ング素子に、上述したトランジスタを用いた記憶装置である。
図３０（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、メモリセル１１４２を複
数有するメモリセル群１１４３とを有している。具体的に、各メモリセル１１４２には、
上述したトランジスタを用いることができる。メモリセル群１１４３が有する各メモリセ
ル１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位ＶＤＤが供
給されている。さらに、メモリセル群１１４３が有する各メモリセル１１４２には、信号
ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図３０（Ｂ）では、スイッチング素子１１４１として、上述したトランジスタを用いてお
り、該トランジスタは、そのゲート電極層に与えられる信号ＳｉｇＡによりスイッチング
が制御される。
なお、図３０（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していてもよい。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていてもよ
いし、直列と並列が組み合わされて接続されていてもよい。
また、図３０（Ｂ）では、スイッチング素子１１４１により、メモリセル群１１４３が有
する各メモリセル１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが
、スイッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されてい
てもよい。
また、図３０（Ｃ）には、メモリセル群１１４３が有する各メモリセル１１４２に、スイ
ッチング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装
置の一例を示す。スイッチング素子１１４１により、メモリセル群１１４３が有する各メ
モリセル１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
メモリセル群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、ス
イッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合
においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具
体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置へ
の情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消
費電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
なお、本実施の形態は、基本原理の一例について述べたものである。したがって、本実施
の形態の一部または全部について、実施の形態の一部また全部と、自由に組み合わせるこ
とや、適用することや、置き換えて実施することができる。
（実施の形態２）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図３６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３６（Ｂ）は、本発明
の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を
説明するための回路図である。また、図３６（Ｃ）は、本発明の一態様の表示パネルの画
素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図
である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また
、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネ
ル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一
基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタ
を用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３６（Ａ）に示す。表示装置の
基板７００上には、画素部７０１、第１の走査線駆動回路７０２、第２の走査線駆動回路
７０３、信号線駆動回路７０４を有する。画素部７０１には、複数の信号線が信号線駆動
回路７０４から延伸して配置され、複数の走査線が第１の走査線駆動回路７０２、及び第
２の走査線駆動回路７０３から延伸して配置されている。なお走査線と信号線との交差領
域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置
の基板７００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続
部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている
。
図３６（Ａ）では、第１の走査線駆動回路７０２、第２の走査線駆動回路７０３、信号線
駆動回路７０４は、画素部７０１と同じ基板７００上に形成される。そのため、外部に設
ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板７
００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増え
る。同じ基板７００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ
、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図３６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの
画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの
画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動
できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素
電極層に印加する信号を、独立して制御できる。
トランジスタ７１６のゲート配線７１２と、トランジスタ７１７のゲート配線７１３には
、異なるゲート信号を与えることができるように分離されている。一方、データ線として
機能するソース電極層又はドレイン電極層７１４は、トランジスタ７１６とトランジスタ
７１７で共通に用いられている。トランジスタ７１６とトランジスタ７１７は上記実施の
形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶
表示パネルを提供することができる。
トランジスタ７１６と電気的に接続する第１の画素電極層と、トランジスタ７１７と電気
的に接続する第２の画素電極層の形状について説明する。第１の画素電極層と第２の画素
電極層の形状は、スリットによって分離されている。第１の画素電極層はＶ字型に広がる
形状を有し、第２の画素電極層は第１の画素電極層の外側を囲むように形成される。
トランジスタ７１６のゲート電極はゲート配線７１２と接続され、トランジスタ７１７の
ゲート電極はゲート配線７１３と接続されている。ゲート配線７１２とゲート配線７１３
に異なるゲート信号を与えてトランジスタ７１６とトランジスタ７１７の動作タイミング
を異ならせ、液晶の配向を制御できる。
また、容量配線７１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層また
は第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子７１８と第２の液晶素子７１９を備える
。第１の液晶素子７１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され
、第２の液晶素子７１９は第２の画素電極層と対向電極層とその間の液晶層とで構成され
る。
なお、図３６（Ｂ）に示す画素回路は、これに限定されない。例えば、図３６（Ｂ）に示
す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路な
どを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示
パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、
他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして
、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、そ
の励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光
素子は、電流励起型の発光素子と呼ばれる。
図３６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のト
ランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は
、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画
素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作につい
て説明する。
画素７２０は、スイッチング用トランジスタ７２１、駆動用トランジスタ７２２、発光素
子７２４及び容量素子７２３を有している。スイッチング用トランジスタ７２１は、ゲー
ト電極層が走査線７２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方
）が信号線７２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆
動用トランジスタ７２２のゲート電極層に接続されている。駆動用トランジスタ７２２は
、ゲート電極層が容量素子７２３を介して電源線７２７に接続され、第１電極が電源線７
２７に接続され、第２電極が発光素子７２４の第１電極（画素電極）に接続されている。
発光素子７２４の第２電極は共通電極７２８に相当する。共通電極７２８は、同一基板上
に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ７２１および駆動用トランジスタ７２２は上記実施の形態で
説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表
示パネルを提供することができる。
発光素子７２４の第２電極（共通電極７２８）の電位は低電源電位に設定する。なお、低
電源電位とは、電源線７２７に設定される高電源電位より低い電位であり、例えばＧＮＤ
、０Ｖなどを低電源電位として設定することができる。発光素子７２４の順方向のしきい
値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子７２４
に印加することにより、発光素子７２４に電流を流して発光させる。なお、発光素子７２
４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しき
い値電圧を含む。
なお、容量素子７２３は駆動用トランジスタ７２２のゲート容量を代用することにより省
略できる。駆動用トランジスタ７２２のゲート容量については、チャネル形成領域とゲー
ト電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ７２２に入力する信号について説明する。電圧入力電圧駆動方
式の場合、駆動用トランジスタ７２２が十分にオンするか、オフするかの二つの状態とな
るようなビデオ信号を、駆動用トランジスタ７２２に入力する。なお、駆動用トランジス
タ７２２を線形領域で動作させるために、電源線７２７の電圧よりも高い電圧を駆動用ト
ランジスタ７２２のゲート電極層にかける。また、信号線７２５には、電源線電圧に駆動
用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ７２２のゲート電極層に発光素子７２
４の順方向電圧に駆動用トランジスタ７２２の閾値電圧Ｖｔｈを加えた値以上の電圧をか
ける。なお、駆動用トランジスタ７２２が飽和領域で動作するようにビデオ信号を入力し
、発光素子７２４に電流を流す。また、駆動用トランジスタ７２２を飽和領域で動作させ
るために、電源線７２７の電位を、駆動用トランジスタ７２２のゲート電位より高くする
。ビデオ信号をアナログとすることで、発光素子７２４にビデオ信号に応じた電流を流し
、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３６（Ｃ）に示す画素構成に限定されない。例えば、図３６
（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理
回路などを追加してもよい。
図３６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位
側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気
的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し
、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位な
ど、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態３）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍、ビデオカメラ、デ
ジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ
）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレ
イヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い
機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３７に示す。
図３７（Ａ）は携帯型ゲーム機であり、筐体２９０１、筐体２９０２、表示部２９０３、
表示部２９０４、マイクロフォン２９０５、スピーカー２９０６、操作キー２９０７、ス
タイラス２９０８等を有する。なお、図３７（Ａ）に示した携帯型ゲーム機は、２つの表
示部２９０３と表示部２９０４とを有しているが、携帯型ゲーム機が有する表示部の数は
、これに限定されない。
図３７（Ｂ）は携帯データ端末であり、第１筐体２９１１、第２筐体２９１２、第１表示
部２９１３、第２表示部２９１４、接続部２９１５、操作キー２９１６等を有する。第１
表示部２９１３は第１筐体２９１１に設けられており、第２表示部２９１４は第２筐体２
９１２に設けられている。そして、第１筐体２９１１と第２筐体２９１２とは、接続部２
９１５により接続されており、第１筐体２９１１と第２筐体２９１２の間の角度は、接続
部２９１５により変更が可能である。第１表示部２９１３における映像を、接続部２９１
５における第１筐体２９１１と第２筐体２９１２との間の角度に従って、切り替える構成
としても良い。また、第１表示部２９１３および第２表示部２９１４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
図３７（Ｃ）はノート型パーソナルコンピュータであり、筐体２９２１、表示部２９２２
、キーボード２９２３、ポインティングデバイス２９２４等を有する。
図３７（Ｄ）は電気冷凍冷蔵庫であり、筐体２９３１、冷蔵室用扉２９３２、冷凍室用扉
２９３３等を有する。
図３７（Ｅ）はビデオカメラであり、第１筐体２９４１、第２筐体２９４２、表示部２９
４３、操作キー２９４４、レンズ２９４５、接続部２９４６等を有する。操作キー２９４
４およびレンズ２９４５は第１筐体２９４１に設けられており、表示部２９４３は第２筐
体２９４２に設けられている。そして、第１筐体２９４１と第２筐体２９４２とは、接続
部２９４６により接続されており、第１筐体２９４１と第２筐体２９４２の間の角度は、
接続部２９４６により変更が可能である。表示部２９４３における映像を、接続部２９４
６における第１筐体２９４１と第２筐体２９４２との間の角度に従って切り替える構成と
しても良い。
図３７（Ｆ）は普通自動車であり、車体２９５１、車輪２９５２、ダッシュボード２９５
３、ライト２９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様に係るＲＦＩＤの使用例について図３８を用いながら
説明する。ＲＦＩＤの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名
債券類、証書類（運転免許証や住民票等、図３８（Ａ）参照）、包装用容器類（包装紙や
ボトル等、図３８（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図３８（Ｂ
）参照）、乗り物類（自転車等、図３８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品
類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機
器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若し
くは各物品に取り付ける荷札（図３８（Ｅ）、図３８（Ｆ）参照）等に設けて使用するこ
とができる。
本発明の一態様に係るＲＦＩＤ４０００は、表面に貼る、または埋め込むことにより、物
品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれ
ば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＤ
４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザ
イン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書
類等に本発明の一態様に係るＲＦＩＤ４０００を設けることにより、認証機能を設けるこ
とができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器
類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一
態様に係るＲＦＩＤを取り付けることにより、検品システム等のシステムの効率化を図る
ことができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＤを取り付ける
ことにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦＩＤを本実施の形態に挙げた各用途に用いる
ことにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を
長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期
間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることがで
きる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み
合わせて実施することができる。
５０ 基板
５２ 絶縁膜
５４ ゲート電極
５６ 半導体膜
６２ ゲート絶縁膜
６６ａ ソース電極
６６ｂ ドレイン電極
６７ａ 配線
６７ｂ 配線
７１ 領域
６８ 保護絶縁膜
９１ チャネル長
９２ 幅
１００ 基板
１０２ 絶縁膜
１０４ ゲート電極
１０６ 酸化物半導体膜
１０６ａ 酸化物半導体膜
１０６ｂ 第１の酸化物半導体膜
１０６ｃ 第２の酸化物半導体膜
１１２ ゲート絶縁膜
１１６ａ ソース電極
１１６ｂ ドレイン電極
１１７ａ 配線
１１７ｂ 配線
１１８ 保護絶縁膜
１２１ ハードマスク
１２２ レジストマスク
１２３ レジストマスク
１３１ 絶縁膜
１３６ 酸化物半導体膜
１３７ 導電膜
１３８ 絶縁膜
１３９ 導電膜
１４０ 導電膜
１５２ 素子分離領域
１５４ ゲート電極
１６２ ゲート絶縁膜
１６６ａ ソース領域
１６６ｂ ドレイン領域
１６８ 絶縁膜
１７２ 導電膜
１７４ 導電膜
１７６ 導電膜
１７８ 導電膜
１８１ 導電膜
１８２ 導電膜
１８６ 絶縁膜
１８７ 絶縁膜
１９１ トランジスタ
１９２ トランジスタ
２００ メモリセル
２１１ トランジスタ
２１２ トランジスタ
２１３ トランジスタ
２１４ 容量素子
３００ 記憶装置
３０２ 記憶素子部
３０４ 駆動回路
３０６ 駆動回路
３０８ 記憶素子
３１０ 記憶回路
３１２ 記憶回路
３１４ トランジスタ
３１６ トランジスタ
３１８ トランジスタ
３２０ トランジスタ
３２２ トランジスタ
３２４ トランジスタ
３２６ トランジスタ
３２８ トランジスタ
３３０ 端子
３３２ 端子
３３４ 端子
３３６ 端子
３３８ 端子
３４０ データ保持部
３４２ データ保持部
３４４ データ保持部
３４６ データ保持部
３４８ 容量素子
３５０ 容量素子
４００ 基板
４０２ 絶縁膜
４０４ ゲート電極
４０４ａ ゲート電極
４０４ｂ ゲート電極
４０６ａ 酸化物半導体膜
４０６ｂ 酸化物半導体膜
４０６ｃ 酸化物半導体膜
４１２ ゲート絶縁膜
４１６ａ ソース電極
４１６ｂ ドレイン電極
４１７ａ 配線
４１７ｂ 配線
４１８ 保護絶縁膜
４２１ ハードマスク
４３７ 導電膜
５００ 基板
５０２ 絶縁膜
５０４ ゲート電極
５０６ａ 酸化物半導体膜
５０６ｂ 酸化物半導体膜
５０６ｃ 酸化物半導体膜
５１２ ゲート絶縁膜
５１６ａ ソース電極
５１６ｂ ドレイン電極
５１７ａ 配線
５１７ｂ 配線
５１８ 保護絶縁膜
５２１ ハードマスク
５３７ 導電膜
７００ 基板
７０１ 画素部
７０２ 走査線駆動回路
７０３ 走査線駆動回路
７０４ 信号線駆動回路
７１０ 容量配線
７１２ ゲート配線
７１３ ゲート配線
７１４ ドレイン電極層
７１６ トランジスタ
７１７ トランジスタ
７１８ 液晶素子
７１９ 液晶素子
７２０ 画素
７２１ スイッチング用トランジスタ
７２２ 駆動用トランジスタ
７２３ 容量素子
７２４ 発光素子
７２５ 信号線
７２６ 走査線
７２７ 電源線
７２８ 共通電極
８００ 半導体基板
８０２ 絶縁膜
８０４ ゲート電極
８０６ 酸化物半導体膜
８１２ ゲート絶縁膜
８１６ａ ソース電極
８１６ｂ ドレイン電極
８１８ 保護絶縁膜
８２１ ハードマスク
８３７ 導電膜
９０１ 半導体膜
９０２ 電子捕獲層
９０２ａ 第１の絶縁膜
９０２ｂ 第２の絶縁膜
９０２ｃ 第３の絶縁膜
９０３ ゲート電極
９０４ 電子捕獲準位
９０５ 電子
９０６ 曲線
９０７ 曲線
９０８ トランジスタ
９０９ 容量素子
１０５０ 基板
１０５２ 絶縁膜
１０５４ ゲート電極
１０５６ 半導体膜
１０６２ ゲート絶縁膜
１０６６ａ ソース電極
１０６６ｂ ドレイン電極
１０６７ａ 配線
１０６７ｂ 配線
１０７１ 領域
１０７２ 領域
１０６８ 保護絶縁膜
１１４１ スイッチング素子
１１４２ メモリセル
１１４３ メモリセル群
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１４００ 基板
１４０２ 絶縁膜
１４０４ ゲート電極
１４０６ａ 酸化物半導体膜
１４０６ｂ 酸化物半導体膜
１４０６ｃ 酸化物半導体膜
１４１２ ゲート絶縁膜
１４１６ａ ソース電極
１４１６ｂ ドレイン電極
１４１７ａ 配線
１４１７ｂ 配線
１４１８ 保護絶縁膜
１４４１ 領域
１４４２ 領域
２９０１ 筐体
２９０２ 筐体
２９０３ 表示部
２９０４ 表示部
２９０５ マイクロフォン
２９０６ スピーカー
２９０７ 操作キー
２９０８ スタイラス
２９１１ 筐体
２９１２ 筐体
２９１３ 表示部
２９１４ 表示部
２９１５ 接続部
２９１６ 操作キー
２９２１ 筐体
２９２２ 表示部
２９２３ キーボード
２９２４ ポインティングデバイス
２９３１ 筐体
２９３２ 冷蔵室用扉
２９３３ 冷凍室用扉
２９４１ 筐体
２９４２ 筐体
２９４３ 表示部
２９４４ 操作キー
２９４５ レンズ
２９４６ 接続部
２９５１ 車体
２９５２ 車輪
２９５３ ダッシュボード
２９５４ ライト
４０００ ＲＦＩＤ

Claims (2)

  1. 絶縁表面上の半導体層と、
    前記半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極と、を有し、
    前記半導体層は、ソース電極とドレイン電極との間に挟まれ、
    前記ソース電極および前記ドレイン電極の各々は金属電極であり、
    前記ゲート絶縁層の端面は、前記ゲート電極の端面と実質的に一致し、
    前記ソース電極の第１の側面は、前記半導体層の第１の側面と直接接触し、
    前記ドレイン電極の第１の側面は、前記半導体層の第２の側面と直接接触し、
    前記半導体層の底面は、前記ソース電極の底面より高く、
    前記半導体層のチャネル幅方向の長さは、前記ソース電極のチャネル幅方向の長さと実質的に同じである半導体装置。
  2. 絶縁表面上の半導体層と、
    前記半導体層上のゲート絶縁層と、
    前記ゲート絶縁層上のゲート電極と、を有し、
    前記半導体層は、ソース電極とドレイン電極との間に挟まれ、
    前記ソース電極および前記ドレイン電極の各々は金属電極であり、
    前記ゲート絶縁層の端面は、前記ゲート電極の端面と実質的に一致し、
    前記半導体層は、第１の側面と、前記第１の側面に面する第２の側面と、第３の側面と、前記第３の側面に面する第４の側面と、上面と、底面とを有し、
    前記ソース電極の第１の側面は、前記半導体層の前記第１の側面と直接接触し、
    前記ドレイン電極の第１の側面は、前記半導体層の前記第２の側面と直接接触し、
    前記半導体層の上面全体が前記ゲート絶縁層の一部と直接接触し、
    前記半導体層全体がゲート電極と重なり、
    前記半導体層の前記第３の側面は、前記半導体層のチャネル幅方向において、前記ゲート絶縁層を介して前記ゲート電極と対向し、
    前記半導体層の前記第４の側面は、前記半導体層のチャネル幅方向において、前記ゲート絶縁層を介して前記ゲート電極と対向する半導体装置。
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