JPH0498879A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0498879A
JPH0498879A JP21631390A JP21631390A JPH0498879A JP H0498879 A JPH0498879 A JP H0498879A JP 21631390 A JP21631390 A JP 21631390A JP 21631390 A JP21631390 A JP 21631390A JP H0498879 A JPH0498879 A JP H0498879A
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diffusion layer
oxide film
thin film
single crystal
crystal silicon
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Takami Makino
牧野　孝実
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 シリコン薄膜上に形成された単結晶ノリコン薄膜中に形
成されたソース拡散層およびドレイン拡散層と、ゲート
酸化膜と、該ゲート薄膜上に設けられたゲート電極とか
ら成る薄１１１ｓＯｆ構造ＭＯＳ　Ｆ　ＥＴおよびその
製造方法に関しソース拡散層およびドレイン拡散層の薄
膜化に起因するドレイン拡散層近傍での電界集中を軽減
すると共に、拡散層抵抗およびコンタクト抵抗の増大を
防止することを目的とし。
シリコン薄膜上に島状の単結晶シリコン薄膜を形成する
工程と、該単結晶シリコンＦｉＩＷＩ上にゲート酸化膜
およびゲート電極を形成する工程とゲート酸化膜および
ゲート電極の上面および側面に絶縁膜を形成する工程と
、ゲート電極下方の少なくとも一部のシリコン酸化膜を
残し、単結晶シリコン薄膜直下のシリコン酸化膜を、ゲ
ート酸化膜およびゲート電極の上面および側面を覆う絶
縁膜に対して選択的に除去して空洞を形成する工程と、
該空洞を導電性物質層で充填する工程とを含むように構
成する。
〔産業上の利用分野］ 本発明は、半導体装置の製造方法、特に薄膜ＳＯｒ構造
ＭＯＳＦＥＴおよびその製造方法に関する。
Ｓ　ＯＩ　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔｏ
ｒ）構造素子は完全素子分離、ラッチアンプフリー、高
放射線耐性などの利点から１次世代を担う素子として期
待されている。
ＳＯＩ構造において、絶縁膜上に形成されたンリコン層
を充分に簿＜シ、薄膜化した薄膜ＳＯＩ構造は２通常の
ＳＯＩ構造よりも優れた特性を示すことから、注目され
ている。
薄１１ｓＯ［構造ＭＯＳＦＥＴは、バルク中に形成した
ＭＯＳＦＥＴに比べて、しきい値の低下やパンチスルー
といったショートチャネル効果が小さく、線形領域や飽
和領域でドレイン電流が大きくなる。という長所がある
。また、完全素子分層が可能であるため、ＣＭＯ５にお
けるランチアップ現象を防ぐことができ、高集積化に向
いている。
という長所もある。
〔従来の技術〕
（第１従来例） 第４図は、薄膜５０１構造ＭＯ３ＦＥＴの従来例の１つ
を示す図である。
同図において、４１はシリコン基板、４２は埋込シリコ
ン酸化膜、４３は単結晶シリコンａｌ１４４はソース拡
散層、４５はドレイン拡散層、４６はゲート酸化膜、４
７はポリシリコンゲート電極、４８はシリコン酸化膜で
ある。
本従来例の薄膜ＳＯＩ構造ＭＯ３ＦＥＴは、埋込シリコ
ン酸化膜４２上に形成された単結晶シリコン薄膜４３中
にソース拡散層４４およびドレイン拡散層４５が形成さ
れている。ソース拡散層４４は、低濃度ソース拡散層４
４ａおよび高濃度ソース拡散層４４ｂから成るＬＤＤ構
造をしている。
ドレイン拡散層４５も、低濃度ドレイン拡散層４５ａお
よび高濃度ドレイン拡散層４５ｂから成るＬＤＤ構造を
している。
ソース拡散層４４とドレイン拡散層４５との間の活性層
上には、ゲート酸化膜４６が形成され。
その上にポリシリコンゲート電極４７が形成されている
。ゲート酸化膜４６およびポリシリコンゲート電極４７
の上面および側面は、シリコン酸化膜４８で覆われてい
る。
（第２従来例） 第４図に示した第１従来例には、埋込シリコン酸化膜４
２上に形成された単結晶シリコン薄膜４３が薄いために
、ソース拡散層４４およびドレイン拡散層４５が薄くな
る結果、拡散層抵抗の増大やコンタクト抵抗の増大、と
いう問題があった。
これらの問題点を解決するために成されたのが。
第５図に示す第２従来例である。
同図において、５１はシリコン基板、５２は埋込シリコ
ン酸化膜、５３は単結晶シリコン薄膜。
５４はソース拡散層、５５はドレイン拡散層、５６はゲ
ート酸化膜、５７はポリシリコンゲート電極、５８はシ
リコン酸化膜、５９はエピタキシャルシリコン層である
。
本従来例の薄膜ＳＯＩ構造ＭＯＳＦＥＴは、埋込シリコ
ン酸化１１５２上に形成された単結晶シリコン薄膜５３
中にソース拡散層５４およびドレイン拡散層５５が形成
されている。ソース拡散層５４は、低濃度ソース拡散層
５４ａおよび高濃度ソース拡散層５４ｂから成るＬＤＤ
構造をしている。
ドレイン拡散層５５も、低濃度ドレイン拡散層５５ａお
よび高濃度ドレイン拡散層５５ｂから成るＬＤＤ構造を
している。
ソース拡散層５４とドレイン拡散層５５との間の活性層
上には、ゲート酸化膜５６が形成され。
その上にポリシリコンゲート電極５７が形成されている
。ゲート酸化膜５６およびポリシリコンゲート電極５７
の上面および側面は、シリコン酸化膜５８で覆われてい
る。
本従来例では、高濃度ソース拡散層５４ｂおよび高濃度
ドレイン拡散層５５ｂ上に、ヘビードープのエピタキシ
ャルシリコン層５９ａ、５９ｂを成長させて、埋込ゲー
ト構造としている。この結果、拡散層抵抗やコンタクト
抵抗を低減することが可能になる。
（第３従来例） 第４図に示した第１従来例の問題点の１つであるコンタ
クト抵抗を低減するために成されたものが、第６図に示
す第３従来例である。
同図において、６１はシリコン基板、６２は埋込シリコ
ン酸化膜、６３は単結晶シリコン薄膜。
６４はソース拡散層、６５はドレイン拡散層、６６はゲ
ート酸化膜、６７はポリシリコンゲート電極、６８はシ
リコン酸化膜、６９はアルミニウムコンタクト領域、７
０はアルミニウムコンタクト領域である。
本従来例の薄膜ＳＯＩ構造ＭＯＳＦＥＴは、埋込シリコ
ン酸化膜６２上に形成された単結晶シリコン薄膜６３中
にソース拡散層６４およびドレイン拡散層６５が形成さ
れている。ソース拡散層６４は、低濃度ソース拡散層６
４ａおよび高濃度ソース拡散層６４ｂから成るＬＤＤ構
造をしている。
ドレイン拡散層６５も、低濃度ドレイン拡散層６５ａお
よび高濃度ドレイン拡散層６５ｂから成るＬＤＤ構造を
している。
ソース拡散層６４とドレイン拡散層６５との間の活性層
上には、ゲート酸化膜６６が形成され。
その上にポリシリコンゲート電極６７が形成されている
。ゲート酸化１ｊ６６およびポリシリコンゲート電極６
７は、シリコン酸化膜６８で覆われている。
本従来例では、シリコン−酸化膜６８に埋込シリコン酸
化膜６２に達するスルーホールを開口し。
そのスルーホールをアルミニウムで充填して、アルミニ
ウムコンタクト領域６９．７０を形成している。この結
果、アルミニウムコンタクト領域６９によりソース拡散
層６４のコンタクト抵抗が低減し、アルミニウムコンタ
クト領域７０によりドレイン拡散層６５のコンタクト抵
抗が低減する。
〔発明が解決しようとする課題〕
以上、薄膜ＳＯＩ構造ＭＯ３ＦＥＴの基本的な構造を第
１従来例として第４図に示し、第１従来例の問題点を解
決するものとして、第２従来例を第５図に、第３従来例
を第６図にそれぞれ示した。
しかしながら、薄膜ＳＯ■構造ＭＯＳＦＥＴには、第２
従来例および第３従来例では解決することのできない問
題がある。それは、薄膜化したソース拡散層およびドレ
イン拡散層の直下に埋込シリコン酸化膜が存在するため
、ドレイン拡散層近傍における電界集中が強くなり、イ
ンパクトイオン化によってホットキャリアが多数発生し
、素子特性に悪影響を与える。という問題である。
本発明は、この問題を解決して、ソース拡散層およびド
レイン拡散層の薄膜化に起因するドレイン拡散層近傍で
の電界集中を軽減すると共に、拡散層抵抗およびコンタ
クト抵抗の増大を防止した半導体装置おおよびその製造
方法、特に薄膜ＳＯＩ構造ＭＯＳＦＥＴおよびその製造
方法を提供することを目的とする。
〔課題を解決するための手段］ 上記の目的を達成するために３本発明に係る半導体装置
は、シリコン薄膜上に形成された単結晶シリコン薄膜中
に形成されたソース拡散層およびドレイン拡散層と、ゲ
ート酸化膜と１Ｍゲート薄膜上に設けられたゲート電極
とから成る薄膜ＳＯＩ構造ＭＯ３ＦＥＴにおいて、単結
晶シリコン薄膜中に形成されたソース拡散層直下および
ドレイン拡散層直下のシリコン酸化膜を部分的に除去し
て形成された空洞部と、該空洞部を充填するように堆積
された導電性物質層とを含むように構成する。
本発明に係る半導体装置の製造方法は、シリコン薄膜上
に形成された単結晶シリコン薄膜中に形成されたソース
拡散層およびドレイン拡散層とゲート酸化膜と、該ゲー
ト薄膜上に設けられたゲート電極とから成る薄１１１ｓ
ＯＩ構造ＭＯ３ＦＥＴの製造方法であって、シリコン薄
膜上に島状の単結晶シリコンｍＷ！Ｉを形成する工程と
１Ｍ単結晶シリコン薄膜上にゲート酸化膜およびゲート
電極を形成する工程と、ゲート酸化膜およびゲート電極
の上面および側面に絶縁膜を形成する工程とゲート電極
下方の少なくとも一部のシリコン酸化膜を残し、単結晶
シリコン薄膜直下のシリコン酸化膜を、ゲート酸化膜お
よびゲート電極の上面および側面を覆う絶縁膜に対して
選択的に除去して空洞を形成する工程と、該空洞を導電
性物質層で充填する工程とを含むように構成する。
〔作　用〕
本発明に係る半導体装置の原理を２本発明の一実施例を
示す第１図を語りで説明する。
シリコン基板ｌｌ上に形成されたシリコン酸化膜１２上
に島状の単結晶シリコン薄膜１３が形成されている。こ
の単結晶シリコン薄膜１３中にソース拡散層１４および
ドレイン拡散層１５が形成されている。ソース拡散層１
４およびドレイン拡散層１５の間の活性層上にゲート酸
化膜１６が形成され、このゲート酸化膜１６上にゲート
電極１７が設けられている。ゲート酸化膜１６およびゲ
ート電極１７は、絶縁膜１８によって覆われている。
本発明では、上述した構成を持つ′ｙＩ膜ＳＯＩ構造Ｍ
Ｏ３ＦＥＴにおいて、単結晶ンリコン薄膜１３中に形成
されたソース拡散層１４直下およびドレイン拡散層１５
直下のシリコン酸化膜１２を部分的に除去して空洞部１
９ａ、１９ｂを形成しこの空洞部１９ａ、１９ｂを充填
するように、導電性物質層２０ａ、２０ｂを堆積してい
る。
このように３本発明では、単結晶シリコン１膜１３中に
形成されたソース拡散層１４およびドレイン拡散層１５
が導電性物質層２０ａ、２Ｏｂ中に張り出した構造をし
ている。この結果、ドレイン拡散層Ｉ５近傍における電
界集中を緩和することが可能になる。さらに、導電性物
質層２０ａがソース拡散層１４の電極引き出し部として
機能し。
導電性物質層２０ｂがドレイン拡散層１５の電極引き出
し部として機能するので、拡散層抵抗およびコンタクト
抵抗を低減することが可能になる。
次に２本発明に係る半導体装置の製造方法の原理を９本
発明製造方法の一実施例の各工程を示す第２図を藉って
説明する。
（１）工程１．第２図（ａ）参照 シリコン酸化膜１０２上に島状の単結晶シリコン薄膜１
０３を形成する。
単結晶シリコン薄膜１０３上にゲート酸化膜１０４およ
びゲート電極層１０５を堆積する。
（２）工程２．第２図（ｂ）参照 ゲート酸化膜１０４およびゲート電極層１０５をパクー
ニングしてゲート電極１０７を形成する。
（３）工程３．第２図（ｄ）参照 ゲート電極１０７の上面および側面に絶縁膜１１０を形
成する。
（４）工程４．第２図（ｅ）参照 ゲート電極１０７下方の少なくとも一部のシリコン酸化
膜１０２を残し、単結晶シリコン薄膜１０３直下のシリ
コン酸化膜１０２を、ゲート電極１０７の上面および側
面を覆う絶縁膜１１０に対して選択的に除去して空洞１
１１ａ’、１ｌｌｂを形成する。
（５）工程５．第２図（ｆ）参照 空？Ｆｉｌｌｌａ、１ｌｌｂを導電性物質層１１２ａ、
１１２ｂで充填する。
以上の各工程を経て１本発明に係る薄膜ＳＯＩ構造ＭＯ
ＳＦＥＴが完成する。
（実　施　例〕 （半導体装置の実施例） 第１図は１本発明の一実施例を示す図である。
同図において、１１はシリコン基板、１２は埋込シリコ
ン酸化膜、１３は単結晶シリコン薄膜。
１４はソース拡散層、１５はドレイン拡散層、１６はゲ
ート酸化膜、１７はポリシリコンゲート電極、１８はシ
リコン窒化膜、１９は空洞部、２０は導電性物質層であ
る。
以下、第１図を用いて１本発明の一実施例の薄膜ｓｏｒ
構造ＭＯＳＦＥＴを説明する。
シリコン基板１１上に形成された埋込シリコン酸化膜１
２上に島状の単結晶シリコン薄膜１３が形成されている
。この単結晶シリコン薄膜１３中にソース拡散層１４お
よびドレイン拡散層１５が形成されている。ソース拡散
層１４およびドレイン拡散層１５の間の活性層上にゲー
ト酸化膜１６が形成され、このゲート酸化膜１６上にポ
リシリコンゲート電極１７が設けられている。ゲート酸
化膜１６およびポリシリコンゲート電極１７は。
シリコン窒化膜１８によって覆われている。
単結晶シリコン薄膜１３中に形成されたソース拡散層１
４直下およびドレイン拡散層１５直下のシリコン酸化膜
１２を部分的に除去して空洞部１９ａ、１９ｂが形成さ
れており、この空洞部１９ａ、１９ｂは、堆積された導
電性物質層２０ａ。
２０ｂによって充填されている。
導電性物質層２０ａ、２０ｂとしては、エピタキシャル
シリコン層やポリシリコン層が用いられる。そして、そ
れらをヘビードープとすることによって、導電性物質層
２０ａがソース拡散層１４の電極引き出し部として機能
させ、導電性物質層２０ｂがドレイン拡散層１５の電極
引き出し部として機能させることができる。
（半導体装置の製造方法の実施例（その１））第２図は
１本発明に係る半導体装１の製造方法。
特に薄膜ＳＯＩ構造ＭＯＳＦＥＴの製造方法の１例の各
工程を示す図である。
以下、工程順に説明する。
（１）工程ｌ、第２図（ａ）参照 シリコン基板１０１上に形成した埋込シリコン酸化膜１
０２上に、島状の単結晶シリコン薄膜１０３を５００〜
２０００人の厚さに形成する。
島状の単結晶シリコン薄膜１０３を覆うように。
厚さ１００〜２００人のゲート酸化膜１０４を形成する
。
全面に、ポリシリコン層１０５を１０００〜３０００人
の厚さに堆積する。
全面に、厚さ５００〜２０００人の第１シリコン窒化膜
１０６を形成する。
（２）工程２．第２図（ｂ）参照 第１シリコン窒化膜１０６．ポリシリコン層１０５、お
よびゲート酸化膜１０４を２通常のリソグラフィおよび
エンチングにより、ゲート電極１０７としてパターニン
グする。
（３）工程３．第２図（ｃ）参照 ゲート電極１０７をマスクとして、Ｐ（リン）をｌ　Ｑ
　”ｃ　ｍ−ｘ程度のドーズ量でイオン注入することに
よって、低濃度ソース拡散層１０８および低濃度ドレイ
ン拡散層１０９を形成する。
全面に、厚さ５００〜２０００人の第２シリコン窒化膜
１１０を形成する。
（４）工程４．第２図（ｄ）参照 異方性エツチングにより、第２シリコン窒化膜１１０を
ゲート電極１０７の上面および側面にのみ残し、他の部
分を除去する。
ここで、ゲート電極１０７の上面および側面の絶縁膜を
シリコン窒化膜としているのは１次工程のシリコン酸化
膜エツチングで同時に除去されてしまうことを防ぐため
である。
（５）工程５．第２図（ｅ）参照 フン酸を含むを薬液により、ゲート電極１０７の下方の
一部を診く埋込シリコン酸化８１０２を部分的に除去し
て、単結晶シリコン薄膜１０３中に形成した低濃度ソー
ス拡散層１０８の直下および低濃度ドレイン拡散層１０
９の直下に空洞１１１ａ、１１１ｂを形成する。
（６）工程６．第２図（ｆ）参照 単結晶シリコン１ｌｌｌｌ１０３を種結晶としてシリコ
ンのエピタキシャル成長を行って、空洞１１１８．１１
１ｂを充填すると共に、単結晶シリコン薄膜１０３上を
覆うエピタキシャルシリコン層１１２ａ、１１２ｂを形
成する。
イオン注入あるいはドープトエピタキシャルによって、
高濃度ソース拡散層１１３および高濃度ドレイン拡散層
１１４を形成する。
（半導体装置の製造方法の実施例（その２））第３図は
２本発明に係る半導体装置の製造方法。
特に薄膜ＳＯＩ構造ＭＯ３ＦＥＴの製造方法の他の例の
各工程を示す図である。
以下、工程順に説明する。
（１）工程１．第３図（ａ）参照 シリコン基板２０】上に形成した埋込シリコン酸化膜２
０２上に、島状の単結晶シリコンＩＩＩ！２０３を５０
０〜２０００人の厚さに形成する。
島状の単結晶シリコン薄膜２０３を覆うように。
厚さ１００〜２００人のゲート酸化ｌＩＩ！２０４を形
成する。
全面に、ポリシリコン層２０５を１０００〜３０００人
の厚さに堆積する。
全面に、厚さ５００〜２０００人の第１シリコン窒化膜
２０６を形成する。
（２）工程２．第３図（ｂ）参照 第１シリコン窒化膜２０６．ポリシリコン層２０５、お
よびゲート酸化膜２０４を２通常のりソグラフィおよび
エツチングにより、ゲート電極２０７としてパターニン
グする。
（３）工程３．第３図（ｃ）参照 ゲート電極２０７をマスクとして、Ｐ（リン）を１０　
”ｃ　ｍ−”程度のドーズ量でイオン注入することによ
って、低濃度ソース拡散層２０８および低濃度ドレイン
拡散層２０９を形成する。
全面に、厚さ５００〜２０００人の第２シリコン窒化膜
２１０を形成する。
（４）工程４．第３図（ｄ）参照 異方性エンチングにより、第２シリコン窒化膜２１０を
ゲート電極２０７の上面および側面にのみ残し、他の部
分を除去する。
（５）工程５．第３図（ｅ）参照 フン酸を含む薬液により、ゲート電極２０７の下方の一
部を除く埋込シリコン酸化膜２０２を部分的に除去して
、単結晶シリコン薄膜２０３中に形成した低濃度ソース
拡散層２０８の直下および低濃度ドレイン拡散層２０９
の直下に空洞２１１ａ、２１１ｂを形成する。
ポリシリコン層２１２をｌａｍ程度の厚さに成長させて
、空洞２１１ａ、２１１ｂ内にポリシリコン層２１２を
充填する。
（６）工程６．第３図（ｆ）参照 エッチバック法により、単結晶シリコン薄膜２０３より
上のポリシリコン層２１２を除去して空洞２１１ａ、２
１１ｂを埋め込んだ形にポリシリコン層２１２ａ、２１
２ｂを形成する。このとき、単結晶シリコン薄膜２０３
上にポリシリコン層２１２ａ、２１２ｂが多少残ってい
ても構わない、また、エッチハック法の代わりに、ポリ
シリコンと単結晶シリコンとの選択エツチングを用いる
こともできる。
高濃度ソース拡散層２１３および高濃度ドレイン拡散層
２１４の形成は、エッチバックの前または後に、イオン
注入によって行う。
〔発明の効果〕
本発明によれば、ｆｉｌｌｓＯＩ構造ＭＯ３ＦＥＴにお
いて、ソース拡散層およびドレイン拡散層の薄膜化に起
因するドレイン拡散層近傍での電界集中を軽減すると共
に、拡散層抵抗およびコンタクト抵抗の増大を防止する
ことが可能になる。
したがって、ドレイン拡散層近傍における電界集中に起
因するホットキャリアの発生が少なくソース拡散層およ
びドレイン拡散層による寄生抵抗の小さい薄膜ＳＯＩ構
造ＭＯ３ＦＥＴを実現することが可能になる。
【図面の簡単な説明】
第１図は本発明の一実施例を示す図 第２図は本発明の一実施例製造方法の各工程を示す図。 第３図は本発明の他の実施例製造方法の各工程を示す図
。 第４図は第１従来例を示す図。 第５図は第２従来例を示す図。 第６図は第３従来例を示す図 である。 第１図において １１：シリコン基板 １２：埋込シリコン酸化膜 １３：単結晶シリコン薄膜 １４：ソース拡散層 １５ニドレイン拡散層 １６：ゲート酸化膜 １７：ポリシリコンゲート電極 １８：シリコン窒化膜 １９：空洞部 ２０：導電性物質層

Claims (6)

    【特許請求の範囲】
  1. （１）シリコン酸化膜上に形成された単結晶シリコン薄
    膜中に形成されたソース拡散層およびドレイン拡散層と
    、ゲート酸化膜と、該ゲート酸化膜上に設けられたゲー
    ト電極とから成る薄膜ＳＯＩ構造ＭＯＳＦＥＴにおいて
    、 単結晶シリコン薄膜中に形成されたソース拡散層直下お
    よびドレイン拡散層直下のシリコン酸化膜を部分的に除
    去して形成された空洞部と、該空洞部を充填するように
    堆積された導電性物質層 とを含むことを特徴とする半導体装置。
  2. （２）前記空洞部に充填された導電性物質層をソース電
    極引き出し部およびドレイン電極引き出し部とする ことを特徴とする請求項１記載の半導体装置。
  3. （３）シリコン酸化膜上に形成された単結晶シリコン薄
    膜中に形成されたソース拡散層およびドレイン拡散層と
    、ゲート酸化膜と、該ゲート酸化膜上に設けられたゲー
    ト電極とから成る薄膜ＳＯＩ構造ＭＯＳＦＥＴの製造方
    法であって、 シリコン酸化膜上に島状の単結晶シリコン薄膜を形成す
    る工程と、 該単結晶シリコン薄膜上にゲート酸化膜およびゲート電
    極を形成する工程と、 ゲート酸化膜およびゲート電極の上面および側面に絶縁
    膜を形成する工程と、 ゲート電極下方の少なくとも一部のシリコン酸化膜を残
    し、単結晶シリコン薄膜直下のシリコン酸化膜を、ゲー
    ト酸化膜およびゲート電極の上面および側面を覆う絶縁
    膜に対して選択的に除去して空洞を形成する工程と、 該空洞を導電性物質層で充填する工程 とを含むことを特徴とする半導体装置の製造方法。
  4. （４）前記空洞を充填する導電性物質層を、単結晶シリ
    コン薄膜上の半導体の選択成長によって形成する ことを特徴とする請求項３記載の半導体装置の製造方法
    。
  5. （５）単結晶シリコン薄膜上の半導体の選択成長をシリ
    コンのエピタキシャル成長とする ことを特徴とする請求項４記載の半導体装置の製造方法
    。
  6. （６）前記空洞を充填する導電性物質層を、多結晶シリ
    コン層とする ことを特徴とする請求項３記載の半導体装置の製造方法
    。
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US5760442A (en) * 1994-09-29 1998-06-02 Kabushiki Kaisha Toshiba Semiconductor device of a silicon on insulator metal-insulator type with a concave feature
JP2019149567A (ja) * 2013-08-30 2019-09-05 株式会社半導体エネルギー研究所 半導体装置

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