JP2748898B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
-
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
- H01L29/0826—Pedestal collectors
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特にカーク効果を抑制でき高速動作が可能なバイポーラ
トランジスタを含む半導体装置およびその製造方法に関
する。
特にカーク効果を抑制でき高速動作が可能なバイポーラ
トランジスタを含む半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】バイポーラトランジスタにおいて高速ス
イッチング性能を得るためには性能指標のひとつである
最高発振周波数（以下、ｆｍａｘと略記す）を向上する
必要がある。このｆｍａｘは次式で与えられる。 ｆｍａｘ＝（ｆＴ／８π・Ｒｂ・ＣBC）1/2 ここで、ｆＴは遮断周波数、Ｒｂはベース抵抗、ＣBCは
ベース・コレクタ間容量を表す。ｆｍａｘを向上させる
ためには上式より明らかなように、遮断周波数ｆＴを高
くし、ベース・コレクタ間容量ＣBCを小さくし、ベース
抵抗Ｒｂを減少させることが必要であることが判る。近
年、バイポーラトランジスタの性能向上を目的として前
記ｆｍａｘ改善するため、さらなる遮断周波数の向上と
ベース・コレクタ接合容量の低減もしくは少なくとも容
量増加を最小限に抑えることがますます重要となってき
ている。
イッチング性能を得るためには性能指標のひとつである
最高発振周波数（以下、ｆｍａｘと略記す）を向上する
必要がある。このｆｍａｘは次式で与えられる。 ｆｍａｘ＝（ｆＴ／８π・Ｒｂ・ＣBC）1/2 ここで、ｆＴは遮断周波数、Ｒｂはベース抵抗、ＣBCは
ベース・コレクタ間容量を表す。ｆｍａｘを向上させる
ためには上式より明らかなように、遮断周波数ｆＴを高
くし、ベース・コレクタ間容量ＣBCを小さくし、ベース
抵抗Ｒｂを減少させることが必要であることが判る。近
年、バイポーラトランジスタの性能向上を目的として前
記ｆｍａｘ改善するため、さらなる遮断周波数の向上と
ベース・コレクタ接合容量の低減もしくは少なくとも容
量増加を最小限に抑えることがますます重要となってき
ている。
【０００３】従来、遮断周波数ｆＴの向上のため、縦方
向、特にベース層厚のスケーリングが行われ、またベー
ス・コレクタ間容量およびベース抵抗低減のためには図
１３（ａ）に示すようなセルフアライン型のバイポーラ
トランジスタ構造を用いた平面方向のスケーリングが行
われてきた。同図において、例えば１はＰ型シリコン基
板、２はＮ型埋込みコレクタ層、３はＮ型エピタキシャ
ル層、４，９，１０はシリコン酸化膜等の絶縁膜、６は
ベース引出し多結晶シリコン層、７はＰ型外部ベース拡
散層、８はＰ型真性ベース、５はコレクタ引出し拡散
層、１１はエミッタ多結晶シリコン層、１２はＮ型エミ
ッタ拡散層である。
向、特にベース層厚のスケーリングが行われ、またベー
ス・コレクタ間容量およびベース抵抗低減のためには図
１３（ａ）に示すようなセルフアライン型のバイポーラ
トランジスタ構造を用いた平面方向のスケーリングが行
われてきた。同図において、例えば１はＰ型シリコン基
板、２はＮ型埋込みコレクタ層、３はＮ型エピタキシャ
ル層、４，９，１０はシリコン酸化膜等の絶縁膜、６は
ベース引出し多結晶シリコン層、７はＰ型外部ベース拡
散層、８はＰ型真性ベース、５はコレクタ引出し拡散
層、１１はエミッタ多結晶シリコン層、１２はＮ型エミ
ッタ拡散層である。
【０００４】また、一般に良く知られているように、バ
イポーラトランジスタの高注入動作時には、注入電流に
応じて見かけ上のベース幅が広がる、いわゆるカーク効
果が存在し、高速動作性能を低下させる主要因となって
おり、このカーク効果の低減が重要である。従来カーク
効果を抑制するにはペデスタルコレクタ領域を形成する
方法が多く提案されてきた。例えば、図１３（ｂ）に示
すようにベース引出し電極６と絶縁膜９とに形成された
エミッタ・ベース形成用開口部１００を介してＮ型不純
物を高濃度にイオン注入しペデスタルコレクタ領域１０
１を形成している。
イポーラトランジスタの高注入動作時には、注入電流に
応じて見かけ上のベース幅が広がる、いわゆるカーク効
果が存在し、高速動作性能を低下させる主要因となって
おり、このカーク効果の低減が重要である。従来カーク
効果を抑制するにはペデスタルコレクタ領域を形成する
方法が多く提案されてきた。例えば、図１３（ｂ）に示
すようにベース引出し電極６と絶縁膜９とに形成された
エミッタ・ベース形成用開口部１００を介してＮ型不純
物を高濃度にイオン注入しペデスタルコレクタ領域１０
１を形成している。
【０００５】しかしながら、このようなベース・コレク
タ接合部直下に比較的高濃度に不純物を添加した領域を
形成してカーク効果を抑制する技術ではベース・コレク
タ接合容量が増加するため、低注入領域でのトランジス
タ動作速度は反対に低下するという問題が生じており、
かつ内部ベースから外部ベースに至る領域、いわゆるリ
ンクベース領域の抵抗が高くなるという問題も生じてい
る。これらの問題は前述したようにトランジスタの高周
波特性を大きく劣化させる。
タ接合部直下に比較的高濃度に不純物を添加した領域を
形成してカーク効果を抑制する技術ではベース・コレク
タ接合容量が増加するため、低注入領域でのトランジス
タ動作速度は反対に低下するという問題が生じており、
かつ内部ベースから外部ベースに至る領域、いわゆるリ
ンクベース領域の抵抗が高くなるという問題も生じてい
る。これらの問題は前述したようにトランジスタの高周
波特性を大きく劣化させる。
【０００６】そこで、この問題を解決するため、図１４
（ａ）に示すように、開口部１００の側壁に絶縁膜のサ
イドウオール１０を形成した後に開口部１００を介して
Ｎ型不純物を高濃度にイオン注入して、エミッタ領域直
下の真性ベース８の下部に選択的にＮ型ペデスタル領域
１０１を形成する技術が提案されている。また、特開平
５−２５９１７５号公報では、図１４（ｂ）に示すよう
に、エミッタ形成用開口部にエミッタ電極の一部をなす
導電体層１１を形成してからＮ型不純物を高濃度にイオ
ン注入してペデスタル領域１０１を形成することでペデ
スタル領域の面積をセルフアラインで更に小さく形成で
き、ベース・コレクタ間の寄生容量を小さくした技術が
提案されている。
（ａ）に示すように、開口部１００の側壁に絶縁膜のサ
イドウオール１０を形成した後に開口部１００を介して
Ｎ型不純物を高濃度にイオン注入して、エミッタ領域直
下の真性ベース８の下部に選択的にＮ型ペデスタル領域
１０１を形成する技術が提案されている。また、特開平
５−２５９１７５号公報では、図１４（ｂ）に示すよう
に、エミッタ形成用開口部にエミッタ電極の一部をなす
導電体層１１を形成してからＮ型不純物を高濃度にイオ
ン注入してペデスタル領域１０１を形成することでペデ
スタル領域の面積をセルフアラインで更に小さく形成で
き、ベース・コレクタ間の寄生容量を小さくした技術が
提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
の技術ではベース・コレクタ間の寄生容量を小さくでき
る反面、カーク効果は完全には抑制できない。なぜなら
コレクタ電流が大きくなってくると、いわゆるエミッタ
クラウディング現象が発生したコレクタ電流は主にエミ
ッタ拡散層の周辺に集中して流れる。このエミッタクラ
ウディング現象については、例えば、オーム社、「超Ｌ
ＳＩ入門」太田邦一著、ｐｐ３０〜３１に記載されてい
る。このため前述のようにエミッタ拡散層１２の直下或
いはエミッタ拡散層１２よりも狭い領域にしかペデスタ
ルコレクタ領域が形成されていないと、図１４（ｃ）に
示すようにエミッタ拡散層１２の端部でカーク効果が生
じてしまい、ペデスタルコレクタ１０１がありながら、
高注入状態に入ると急速に遮断周波数は低下してしま
う。
の技術ではベース・コレクタ間の寄生容量を小さくでき
る反面、カーク効果は完全には抑制できない。なぜなら
コレクタ電流が大きくなってくると、いわゆるエミッタ
クラウディング現象が発生したコレクタ電流は主にエミ
ッタ拡散層の周辺に集中して流れる。このエミッタクラ
ウディング現象については、例えば、オーム社、「超Ｌ
ＳＩ入門」太田邦一著、ｐｐ３０〜３１に記載されてい
る。このため前述のようにエミッタ拡散層１２の直下或
いはエミッタ拡散層１２よりも狭い領域にしかペデスタ
ルコレクタ領域が形成されていないと、図１４（ｃ）に
示すようにエミッタ拡散層１２の端部でカーク効果が生
じてしまい、ペデスタルコレクタ１０１がありながら、
高注入状態に入ると急速に遮断周波数は低下してしま
う。
【０００８】本発明の目的とするところは、カーク効果
を抑制しつつ、低注入領域から高注入領域のわたって動
作速度を大幅に改善でき、ベース抵抗およびベース・コ
レクタ接合容量の低減を実現できるバイポーラトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とにある。
を抑制しつつ、低注入領域から高注入領域のわたって動
作速度を大幅に改善でき、ベース抵抗およびベース・コ
レクタ接合容量の低減を実現できるバイポーラトランジ
スタを含む半導体装置およびその製造方法を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタの真性ベース領域および外部ベ
ース領域の直下領域のウェル領域に一方導電型のペデス
タルコレクタ領域を備える半導体装置において、ペデス
タルコレクタ領域を、基板の深さ方向に不純物濃度が変
化される複数のペデスタルコレクタ領域を基板の深さ方
向に配列した構成とし、かつそのうちの一つのペデスタ
ルコレクタ領域はその周辺部が素子分離領域の直下位置
に配置されていることを特徴とする。
バイポーラトランジスタの真性ベース領域および外部ベ
ース領域の直下領域のウェル領域に一方導電型のペデス
タルコレクタ領域を備える半導体装置において、ペデス
タルコレクタ領域を、基板の深さ方向に不純物濃度が変
化される複数のペデスタルコレクタ領域を基板の深さ方
向に配列した構成とし、かつそのうちの一つのペデスタ
ルコレクタ領域はその周辺部が素子分離領域の直下位置
に配置されていることを特徴とする。
【００１０】また、本発明の製造方法は、他方導電型の
半導体基板上に一方導電型のウェル領域を形成する工程
と、前記半導体基板の表面に素子分離領域を形成し、前
記ウェル領域にトランジスタ形成領域を画成する工程
と、前記トランジスタ形成領域の前記ウェル領域の表面
から第１の深さにわたって一方導電型の不純物を導入し
第１のペデスタル領域を形成する工程と、前記基板上に
一方導電型の多結晶シリコン膜を成長する工程と、この
多結晶シリコン膜の一部をベース引出し用電極とし、か
つその一部にエミッタ開口部を形成する工程と、このエ
ミッタ開口部を介して前記ウェル領域に他方導電型の不
純物を導入して真性ベース領域を形成する工程と、前記
エミッタ開口部を通して前記ウェル領域の表面から前記
第１の深さよりも浅い第２の深さにわたって一方導電型
の不純物を導入し第２のペデスタル領域を形成する工程
と、少なくとも前記エミッタ開口部の内面に絶縁膜のサ
イドウオールを形成する工程と、前記エミッタ開口部を
介して前記ウェル領域の表面から前記第２の深さよりも
浅い第３の深さにわたって一方導電型の不純物を導入し
第３のペデスタルコレクタ領域を形成する工程と、前記
真性ベース領域に一方導電型の不純物を導入してエミッ
タ領域を形成する工程を含んでいる。
半導体基板上に一方導電型のウェル領域を形成する工程
と、前記半導体基板の表面に素子分離領域を形成し、前
記ウェル領域にトランジスタ形成領域を画成する工程
と、前記トランジスタ形成領域の前記ウェル領域の表面
から第１の深さにわたって一方導電型の不純物を導入し
第１のペデスタル領域を形成する工程と、前記基板上に
一方導電型の多結晶シリコン膜を成長する工程と、この
多結晶シリコン膜の一部をベース引出し用電極とし、か
つその一部にエミッタ開口部を形成する工程と、このエ
ミッタ開口部を介して前記ウェル領域に他方導電型の不
純物を導入して真性ベース領域を形成する工程と、前記
エミッタ開口部を通して前記ウェル領域の表面から前記
第１の深さよりも浅い第２の深さにわたって一方導電型
の不純物を導入し第２のペデスタル領域を形成する工程
と、少なくとも前記エミッタ開口部の内面に絶縁膜のサ
イドウオールを形成する工程と、前記エミッタ開口部を
介して前記ウェル領域の表面から前記第２の深さよりも
浅い第３の深さにわたって一方導電型の不純物を導入し
第３のペデスタルコレクタ領域を形成する工程と、前記
真性ベース領域に一方導電型の不純物を導入してエミッ
タ領域を形成する工程を含んでいる。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
形態を示す断面図である。同図において、Ｐ型半導体基
板上１にＮ型埋込み層２及びＮ型エピタキシャル層３が
順次形成されている。前記Ｎ型エピタキシャル層３の表
面部は、素子分離酸化膜４が選択的に形成されている。
また、Ｎ型エピタキシャル層３の所定領域には、Ｎ型コ
レクタ引出し拡散層５が前記Ｎ型埋込み層２に達するよ
うに形成されている。一方、Ｎ型エピタキシャル層３の
所定部分には真性Ｐ型ベース領域８が形成され、その中
にさらにエミッタ領域１２が形成されている。また、真
性ベース領域８の両側のＮ型エピタキシャル層３の表面
部にはＰ型外部ベース領域７が形成されている。
て図面を参照して説明する。図１は本発明の第１の実施
形態を示す断面図である。同図において、Ｐ型半導体基
板上１にＮ型埋込み層２及びＮ型エピタキシャル層３が
順次形成されている。前記Ｎ型エピタキシャル層３の表
面部は、素子分離酸化膜４が選択的に形成されている。
また、Ｎ型エピタキシャル層３の所定領域には、Ｎ型コ
レクタ引出し拡散層５が前記Ｎ型埋込み層２に達するよ
うに形成されている。一方、Ｎ型エピタキシャル層３の
所定部分には真性Ｐ型ベース領域８が形成され、その中
にさらにエミッタ領域１２が形成されている。また、真
性ベース領域８の両側のＮ型エピタキシャル層３の表面
部にはＰ型外部ベース領域７が形成されている。
【００１２】そして、真性ベース領域８と接続をとるＰ
型多結晶シリコンからなるベース引出し電極６が前記外
部ベース領域７の上部に形成されている。さらに、この
ベース引出し電極６を被覆するように窒化膜の層間絶縁
膜９及びサイドウオール絶縁膜１０が形成され、その上
にエミッタ領域１２と接続をとるエミッタ電極１１が形
成されている。さらに、エミッタ領域１２の直下のＮ型
エピタキシャル層３には、その表面から基板内部に向け
て不純物濃度を変化させると共にその領域を拡大するよ
うにしたＮ型のペデスタルコレクタ領域１０２，１０
３，１０４が形成されている。
型多結晶シリコンからなるベース引出し電極６が前記外
部ベース領域７の上部に形成されている。さらに、この
ベース引出し電極６を被覆するように窒化膜の層間絶縁
膜９及びサイドウオール絶縁膜１０が形成され、その上
にエミッタ領域１２と接続をとるエミッタ電極１１が形
成されている。さらに、エミッタ領域１２の直下のＮ型
エピタキシャル層３には、その表面から基板内部に向け
て不純物濃度を変化させると共にその領域を拡大するよ
うにしたＮ型のペデスタルコレクタ領域１０２，１０
３，１０４が形成されている。
【００１３】図２は前記ペデスタルコレクタ領域１０
２，１０３，１０４における深さ方向の不純物分布を示
しており、図２（ａ）は図１Ａ−Ａの不純物濃度分布、
図２（ｂ）は図１Ｂ−Ｂの不純物濃度分布、図２（ｃ）
は図１Ｃ−Ｃの不純物濃度分布を示す。このように、そ
れぞれのペデスタルコレクタ領域１０２，１０３，１０
４の内部において、また各ペデスタルコレクタ領域間に
おいてその不純物濃度が変化されている。
２，１０３，１０４における深さ方向の不純物分布を示
しており、図２（ａ）は図１Ａ−Ａの不純物濃度分布、
図２（ｂ）は図１Ｂ−Ｂの不純物濃度分布、図２（ｃ）
は図１Ｃ−Ｃの不純物濃度分布を示す。このように、そ
れぞれのペデスタルコレクタ領域１０２，１０３，１０
４の内部において、また各ペデスタルコレクタ領域間に
おいてその不純物濃度が変化されている。
【００１４】次に、前記した本発明の第１の実施形態の
製造方法を説明する。まず、図３（ａ）に示すように、
Ｐ型半導体基板１の全面にＮ型埋込み層２およびＮ型エ
ピタキシャル層３を順次形成する。次に、常法により３
００ｎｍ〜６００ｎｍの厚さの素子分離酸化膜４を選択
的に形成する。そして、イオン注入法を用い、前記Ｎ型
埋込み層２にまで達するようにコレクタ拡散層５を形成
する。次に、リンイオン注入を例えば、エネルギ５００
〜６００ＫｅＶ，１×１０12〜１×１０13ｃｍ-2の条件
で、トランジスタを形成する領域の約０．５〜０．６μ
ｍの（イオン注入の投影飛程距離Ｒｐ）の深さに第１の
ペデスタルコレクタ領域１０４を選択的に形成する。
製造方法を説明する。まず、図３（ａ）に示すように、
Ｐ型半導体基板１の全面にＮ型埋込み層２およびＮ型エ
ピタキシャル層３を順次形成する。次に、常法により３
００ｎｍ〜６００ｎｍの厚さの素子分離酸化膜４を選択
的に形成する。そして、イオン注入法を用い、前記Ｎ型
埋込み層２にまで達するようにコレクタ拡散層５を形成
する。次に、リンイオン注入を例えば、エネルギ５００
〜６００ＫｅＶ，１×１０12〜１×１０13ｃｍ-2の条件
で、トランジスタを形成する領域の約０．５〜０．６μ
ｍの（イオン注入の投影飛程距離Ｒｐ）の深さに第１の
ペデスタルコレクタ領域１０４を選択的に形成する。
【００１５】次に、図３（ｂ）に示すように、公知のフ
ォトエッチング法を用い、活性ベース領域上の酸化膜１
３を除去した後、１００ｎｍ〜３００ｎｍの厚さのボロ
ンを含むＰ型多結晶シリコン膜６を成長する。多結晶シ
リコン膜へのボロンの導入は例えばイオン注入法でエネ
ルギ５〜１０ＫｅＶ，５×１０15〜１×１０16ｃｍ-2の
注入条件で行う。なお、ボロンは多結晶シリコンを形成
中に導入する方法でもよい。次に、窒化膜９を公知のＬ
ＳＣＶＤ法を用いて厚さ１００ｎｍ〜２００ｎｍ形成し
た上で、これらを所定の形状にパターニングし、ベース
引出し用電極６およびエミッタ開口部１００を形成す
る。
ォトエッチング法を用い、活性ベース領域上の酸化膜１
３を除去した後、１００ｎｍ〜３００ｎｍの厚さのボロ
ンを含むＰ型多結晶シリコン膜６を成長する。多結晶シ
リコン膜へのボロンの導入は例えばイオン注入法でエネ
ルギ５〜１０ＫｅＶ，５×１０15〜１×１０16ｃｍ-2の
注入条件で行う。なお、ボロンは多結晶シリコンを形成
中に導入する方法でもよい。次に、窒化膜９を公知のＬ
ＳＣＶＤ法を用いて厚さ１００ｎｍ〜２００ｎｍ形成し
た上で、これらを所定の形状にパターニングし、ベース
引出し用電極６およびエミッタ開口部１００を形成す
る。
【００１６】しかる上で、活性ベース領域に相当する領
域にボロンイオンをエネルギ１００ＫｅＶ，３×１０13
ｃｍ-2の条件でイオン注入し、Ｐ型真性ベース領域８を
形成する。次に、エミッタ開口部１００を介して、リン
イオンをエネルギ３００〜４００ＫｅＶ，１×１０12〜
１×１０13ｃｍ-2の条件でイオン注入し、第２のペデス
タルコレクタ領域１０３をトランジスタ形成領域の約
０．４〜０．５μｍ（イオン注入の投影飛程距離Ｒｐ）
の深さに形成する。
域にボロンイオンをエネルギ１００ＫｅＶ，３×１０13
ｃｍ-2の条件でイオン注入し、Ｐ型真性ベース領域８を
形成する。次に、エミッタ開口部１００を介して、リン
イオンをエネルギ３００〜４００ＫｅＶ，１×１０12〜
１×１０13ｃｍ-2の条件でイオン注入し、第２のペデス
タルコレクタ領域１０３をトランジスタ形成領域の約
０．４〜０．５μｍ（イオン注入の投影飛程距離Ｒｐ）
の深さに形成する。
【００１７】次いで、図４（ａ）に示すように、ベース
引出し用電極の側面に１００ｎｍ〜３００ｎｍの厚さの
サイドウオール絶縁膜１０を形成する。この形成方法
は、例えば窒化膜を堆積後、公知のエッチングバック技
術を用いて形成する。次に、エミッタ開口部１００ａを
介して、リンイオンをエネルギ２００〜２５０ＫｅＶ，
１×１０12〜１×１０13ｃｍ-2の条件でイオン注入し、
第３のペデスタルコレクタ領域１０２をトランジスタ形
成領域の約０．２５〜０．３５μｍ（イオン注入の投影
飛程距離Ｒｐ）の深さに形成する。
引出し用電極の側面に１００ｎｍ〜３００ｎｍの厚さの
サイドウオール絶縁膜１０を形成する。この形成方法
は、例えば窒化膜を堆積後、公知のエッチングバック技
術を用いて形成する。次に、エミッタ開口部１００ａを
介して、リンイオンをエネルギ２００〜２５０ＫｅＶ，
１×１０12〜１×１０13ｃｍ-2の条件でイオン注入し、
第３のペデスタルコレクタ領域１０２をトランジスタ形
成領域の約０．２５〜０．３５μｍ（イオン注入の投影
飛程距離Ｒｐ）の深さに形成する。
【００１８】次に、図４（ｂ）に示すように、Ｎ型不純
物、例えばヒ素を含む多結晶シリコン層を厚さ２００ｎ
ｍ〜３００ｎｍ堆積し、これを選択エッチングしてエミ
ッタ引出し電極１１を形成する。また、９００〜９５０
Ｃ１０分の窒素雰囲気中の熱処理を行い、エミッタ引出
し電極１１に含まれるヒ素をＰ型真性ベース領域８中に
拡散し、Ｎ型エミッタ領域１２を形成する。この時Ｐ型
多結晶シリコン膜６に含まれるボロンがエピタキシャル
層３中に同時に拡散され、Ｐ型外部ベース領域７も形成
される。しかる後、図示していないが、常法により層間
絶縁膜、電極等の形成等を行い、バイポーラトランジス
タを完成する。
物、例えばヒ素を含む多結晶シリコン層を厚さ２００ｎ
ｍ〜３００ｎｍ堆積し、これを選択エッチングしてエミ
ッタ引出し電極１１を形成する。また、９００〜９５０
Ｃ１０分の窒素雰囲気中の熱処理を行い、エミッタ引出
し電極１１に含まれるヒ素をＰ型真性ベース領域８中に
拡散し、Ｎ型エミッタ領域１２を形成する。この時Ｐ型
多結晶シリコン膜６に含まれるボロンがエピタキシャル
層３中に同時に拡散され、Ｐ型外部ベース領域７も形成
される。しかる後、図示していないが、常法により層間
絶縁膜、電極等の形成等を行い、バイポーラトランジス
タを完成する。
【００１９】このように製造された図１のバイポーラト
ランジスタにおいては、ペデスタルコレクタ領域１０
２，１０３，１０４がエミッタ領域１２の直下において
基板の内部に向けて不純物濃度が増大するように変化さ
せると共にその領域を拡大させているので、図５に示す
ようにベース・コレクタ間寄生容量を増加させずにカー
ク効果を従来よりも抑制でき、高注入電流領域において
も、遮断周波数の劣化が生じることはない。
ランジスタにおいては、ペデスタルコレクタ領域１０
２，１０３，１０４がエミッタ領域１２の直下において
基板の内部に向けて不純物濃度が増大するように変化さ
せると共にその領域を拡大させているので、図５に示す
ようにベース・コレクタ間寄生容量を増加させずにカー
ク効果を従来よりも抑制でき、高注入電流領域において
も、遮断周波数の劣化が生じることはない。
【００２０】次に、本発明の第２の実施形態を説明す
る。図６は第２実施形態の断面図であり、第１の実施形
態と異なるのは、基板１表面が露出した状態でかつ注入
角度を０度にすることでチャネリング現象を生じさせ、
Ｐ型低濃度領域１５を外部ベース領域７と真性ベース領
域８に接し、通常の７度イオン注入よりも深くかつなだ
らかに外部ベース領域７と真性ベース領域８の直下に形
成することで、ベース・コレクタ接合容量を低減でき、
かつベース領域のベース抵抗が高くなるのを防止できる
ようにした点である。
る。図６は第２実施形態の断面図であり、第１の実施形
態と異なるのは、基板１表面が露出した状態でかつ注入
角度を０度にすることでチャネリング現象を生じさせ、
Ｐ型低濃度領域１５を外部ベース領域７と真性ベース領
域８に接し、通常の７度イオン注入よりも深くかつなだ
らかに外部ベース領域７と真性ベース領域８の直下に形
成することで、ベース・コレクタ接合容量を低減でき、
かつベース領域のベース抵抗が高くなるのを防止できる
ようにした点である。
【００２１】次に、前記第２の実施例の製造方法を説明
する。先ず、図７（ａ）に示すように、Ｐ型半導体基板
１上に常法により３００ｎｍ〜６００ｎｍの厚さの素子
分離酸化膜４を選択的に形成する。次に、図外のフォト
レジストをマスクとしてリンイオンをエネルギ１〜１．
５ＭｅＶ，１×１０13〜１×１０14ｃｍ-2の条件で選択
的にイオン注入してコレクタ層の役目をするＮウエル１
４を少なくともトランジスタ形成領域を含む領域の約１
〜２μｍ（イオン注入の投影飛程距離Ｒｐ）の深さに形
成する。この時、膜厚３００〜６００ｎｍの素子分離酸
化膜４を貫通してリンが導入される部分のＮウエル１４
は他の領域よりも浅くなる。
する。先ず、図７（ａ）に示すように、Ｐ型半導体基板
１上に常法により３００ｎｍ〜６００ｎｍの厚さの素子
分離酸化膜４を選択的に形成する。次に、図外のフォト
レジストをマスクとしてリンイオンをエネルギ１〜１．
５ＭｅＶ，１×１０13〜１×１０14ｃｍ-2の条件で選択
的にイオン注入してコレクタ層の役目をするＮウエル１
４を少なくともトランジスタ形成領域を含む領域の約１
〜２μｍ（イオン注入の投影飛程距離Ｒｐ）の深さに形
成する。この時、膜厚３００〜６００ｎｍの素子分離酸
化膜４を貫通してリンが導入される部分のＮウエル１４
は他の領域よりも浅くなる。
【００２２】次に、図７（ｂ）に示すように、イオン注
入法を用いてＮ型不純物、例えばリンを基板１中に導入
後、不活性ガス中のアニール処理を行い、Ｎ型コレクタ
引出し拡散層５を形成する。次に、リンイオンをエネル
ギ５００〜６００ＫｅＶ，１×１０12〜１×１０13ｃｍ
-2の条件で図外のフォトレジストをマスクとして選択的
にイオン注入して第１のペデスタルコレクタ領域１０４
をトランジスタ形成領域の約０．５〜０．６μｍ（イオ
ン注入の投影飛程距離Ｒｐ）の深さに形成する。ここ
で、第１の実施形態と異なる点はリン注入領域が図７
（ｂ）に示されるように素子分離酸化膜４下まで広く形
成した点である。このような構造にすることで絶縁分離
耐圧（後の工程で形成する外部ベース領域７と基板１間
のパンチスルー耐圧）を十分確保することができる。
入法を用いてＮ型不純物、例えばリンを基板１中に導入
後、不活性ガス中のアニール処理を行い、Ｎ型コレクタ
引出し拡散層５を形成する。次に、リンイオンをエネル
ギ５００〜６００ＫｅＶ，１×１０12〜１×１０13ｃｍ
-2の条件で図外のフォトレジストをマスクとして選択的
にイオン注入して第１のペデスタルコレクタ領域１０４
をトランジスタ形成領域の約０．５〜０．６μｍ（イオ
ン注入の投影飛程距離Ｒｐ）の深さに形成する。ここ
で、第１の実施形態と異なる点はリン注入領域が図７
（ｂ）に示されるように素子分離酸化膜４下まで広く形
成した点である。このような構造にすることで絶縁分離
耐圧（後の工程で形成する外部ベース領域７と基板１間
のパンチスルー耐圧）を十分確保することができる。
【００２３】次に、図８（ａ）に示すように、トランジ
スタ形成領域にイオン注入法でボロンをエネルギ１０〜
５０ＫｅＶ，５×１０11〜１×１０13ｃｍ-2の注入条件
で行い、Ｐ型低濃度領域１５を形成する。なお、このイ
オン注入においては、同図に示されるように、公知のフ
ォトエッチング法を用い、トランジスタ形成領域１３上
の酸化膜を除去した後、ボロンをエネルギ１０〜５０Ｋ
ｅＶ，５×１０11〜１×１０13ｃｍ-2で、かつイオン注
入角度を通常の７度ではなく０度（基板面に対して垂
直）の条件でイオン注入し、Ｐ型低濃度領域１５を形成
することが望ましい。この理由は、基板１表面が露出し
た状態でかつ注入角度を０度にすることでチャネリング
現象が生じ、ボロンが通常の７度イオン注入よりも深く
かつなだらかにすることができ、Ｐ型低濃度領域１５を
深さ方向に一様に形成できるからである。
スタ形成領域にイオン注入法でボロンをエネルギ１０〜
５０ＫｅＶ，５×１０11〜１×１０13ｃｍ-2の注入条件
で行い、Ｐ型低濃度領域１５を形成する。なお、このイ
オン注入においては、同図に示されるように、公知のフ
ォトエッチング法を用い、トランジスタ形成領域１３上
の酸化膜を除去した後、ボロンをエネルギ１０〜５０Ｋ
ｅＶ，５×１０11〜１×１０13ｃｍ-2で、かつイオン注
入角度を通常の７度ではなく０度（基板面に対して垂
直）の条件でイオン注入し、Ｐ型低濃度領域１５を形成
することが望ましい。この理由は、基板１表面が露出し
た状態でかつ注入角度を０度にすることでチャネリング
現象が生じ、ボロンが通常の７度イオン注入よりも深く
かつなだらかにすることができ、Ｐ型低濃度領域１５を
深さ方向に一様に形成できるからである。
【００２４】次に、図８（ｂ）に示すように、トランジ
スタ形成領域上の酸化膜１３を除去し、基板表面が露出
した領域を含む基板１全面に１００ｎｍ〜３００ｎｍの
ボロンを含むＰ型多結晶シリコン膜６を成長する。多結
晶シリコン膜６へのボロンの導入は例えばイオン注入法
でエネルギ５〜１０ＫｅＶ，５×１０15〜１×１０16ｃ
ｍ-2の注入条件で行う。なお、ボロンは多結晶シリコン
６の形成中に導入する方法でもよい。次に、窒化膜９を
公知のＬＰＣＶＤ法を用いて厚さ１００ｎｍ〜２００ｎ
ｍ形成する。次に、これらを所定の形状にパターニング
してベース引出し用電極６とし、かつエミッタ開口部１
００を形成する。次に、活性ベース領域にボロンをエネ
ルギ１０ＫｅＶ，５×１０12ｃｍ-2の条件でイオン注入
してＰ型真性ベース領域８を形成する。次に、エミッタ
開口部１００を介して、リンをエネルギ３００〜４００
ＫｅＶ，１×１０12〜１×１０13ｎｍ-2の条件でイオン
注入して第２のペデスタルコレクタ領域１０３をトラン
ジスタ形成領域の約０．４〜０．５μｍ（イオン注入の
投影飛程距離Ｒｐ）の深さに形成する。
スタ形成領域上の酸化膜１３を除去し、基板表面が露出
した領域を含む基板１全面に１００ｎｍ〜３００ｎｍの
ボロンを含むＰ型多結晶シリコン膜６を成長する。多結
晶シリコン膜６へのボロンの導入は例えばイオン注入法
でエネルギ５〜１０ＫｅＶ，５×１０15〜１×１０16ｃ
ｍ-2の注入条件で行う。なお、ボロンは多結晶シリコン
６の形成中に導入する方法でもよい。次に、窒化膜９を
公知のＬＰＣＶＤ法を用いて厚さ１００ｎｍ〜２００ｎ
ｍ形成する。次に、これらを所定の形状にパターニング
してベース引出し用電極６とし、かつエミッタ開口部１
００を形成する。次に、活性ベース領域にボロンをエネ
ルギ１０ＫｅＶ，５×１０12ｃｍ-2の条件でイオン注入
してＰ型真性ベース領域８を形成する。次に、エミッタ
開口部１００を介して、リンをエネルギ３００〜４００
ＫｅＶ，１×１０12〜１×１０13ｎｍ-2の条件でイオン
注入して第２のペデスタルコレクタ領域１０３をトラン
ジスタ形成領域の約０．４〜０．５μｍ（イオン注入の
投影飛程距離Ｒｐ）の深さに形成する。
【００２５】次に、図９（ａ）に示すように、ベース引
出し用電極の側面に１００ｎｍ〜３００ｎｍの厚さのサ
イドウオール絶縁膜、例えば窒化膜１０を公知の技術に
より形成する。次に、エミッタ開口部１００ａを介し
て、リンイオンをエネルギ２００〜２５０ＫｅＶ，１×
１０12〜１×１０13ｎｍ-2の条件でイオン注入して第３
のペデスタルコレクタ領域１０１をトランジスタ形成領
域の約０．２５〜０．３５μｍ（イオン注入の投影飛程
距離Ｒｐ）の深さに形成する。
出し用電極の側面に１００ｎｍ〜３００ｎｍの厚さのサ
イドウオール絶縁膜、例えば窒化膜１０を公知の技術に
より形成する。次に、エミッタ開口部１００ａを介し
て、リンイオンをエネルギ２００〜２５０ＫｅＶ，１×
１０12〜１×１０13ｎｍ-2の条件でイオン注入して第３
のペデスタルコレクタ領域１０１をトランジスタ形成領
域の約０．２５〜０．３５μｍ（イオン注入の投影飛程
距離Ｒｐ）の深さに形成する。
【００２６】次に、図９（ｂ）に示すように、Ｎ型不純
物例えばヒ素を含む多結晶シリコン層を厚さ２００ｎｍ
〜３００ｎｍ堆積し、エミッタ引出し電極１１を形成す
る。次に、９００〜９５０℃，１０分の窒素雰囲気中の
熱処理を行い、エミッタ引出し電極１１に含まれるヒ素
を真性ベース領域８中に拡散し、エミッタ領域１２を形
成する。この時Ｐ型多結晶シリコン膜６に含まれるボロ
ンがエピタキシャルシリコン層３中に同時に拡散され、
外部ベース領域７も形成される。この後は、図示してし
ないが、公知のように層間絶縁膜、電極等の形成を行
い、バイポーラトランジスタを完成する。
物例えばヒ素を含む多結晶シリコン層を厚さ２００ｎｍ
〜３００ｎｍ堆積し、エミッタ引出し電極１１を形成す
る。次に、９００〜９５０℃，１０分の窒素雰囲気中の
熱処理を行い、エミッタ引出し電極１１に含まれるヒ素
を真性ベース領域８中に拡散し、エミッタ領域１２を形
成する。この時Ｐ型多結晶シリコン膜６に含まれるボロ
ンがエピタキシャルシリコン層３中に同時に拡散され、
外部ベース領域７も形成される。この後は、図示してし
ないが、公知のように層間絶縁膜、電極等の形成を行
い、バイポーラトランジスタを完成する。
【００２７】図１０は前記した第２の実施形態のペデス
タルコレクタの図９（ｂ）に示す各部（Ｄ−Ｄ、Ｅ−
Ｅ）における深さ方向の不純物分布を示す。図１０
（ａ）はＤＤＡの不純物濃度分布、図１０（ｂ）はＥ−
Ｅの不純物濃度分布を示す。この不純物濃度分布に対
し、特開平４−５１５２６号公報では、図１１（ａ），
（ｂ）にそれぞれ真性ベース領域の含む断面と外部ベー
ス領域を含む断面における不純物濃度分布を示すよう
に、素子分離酸化膜をマスクとして、Ｎ型コレクタ層に
例えばボロンのようなＰ型不純物を補償イオン注入する
ことで、同図（ｂ）に示すように、コレクタ層の表面か
ら深さ０．５μｍまでの領域におけるＮ型不純物の濃度
を１×１０16／ｃｍ-3と低くする（Ｐ型には反転させな
い）技術が述べられている。しかしながら補償イオン注
入によってこのような１×１０16／ｃｍ-3以下の補償さ
れた低濃度領域を外部ベース拡散層・コレクタ界面に精
度良く形成することは難しい。一方、図１０に示した第
２の実施形態の不純物濃度分布のようにＰ型低濃度領域
を形成する方法では、不純物を補償する方法よりも空乏
層の延びが少なくなるが、比較的容易に実現することが
できる。
タルコレクタの図９（ｂ）に示す各部（Ｄ−Ｄ、Ｅ−
Ｅ）における深さ方向の不純物分布を示す。図１０
（ａ）はＤＤＡの不純物濃度分布、図１０（ｂ）はＥ−
Ｅの不純物濃度分布を示す。この不純物濃度分布に対
し、特開平４−５１５２６号公報では、図１１（ａ），
（ｂ）にそれぞれ真性ベース領域の含む断面と外部ベー
ス領域を含む断面における不純物濃度分布を示すよう
に、素子分離酸化膜をマスクとして、Ｎ型コレクタ層に
例えばボロンのようなＰ型不純物を補償イオン注入する
ことで、同図（ｂ）に示すように、コレクタ層の表面か
ら深さ０．５μｍまでの領域におけるＮ型不純物の濃度
を１×１０16／ｃｍ-3と低くする（Ｐ型には反転させな
い）技術が述べられている。しかしながら補償イオン注
入によってこのような１×１０16／ｃｍ-3以下の補償さ
れた低濃度領域を外部ベース拡散層・コレクタ界面に精
度良く形成することは難しい。一方、図１０に示した第
２の実施形態の不純物濃度分布のようにＰ型低濃度領域
を形成する方法では、不純物を補償する方法よりも空乏
層の延びが少なくなるが、比較的容易に実現することが
できる。
【００２８】この第２の実施形態によれば、０度のイオ
ン注入によりＰ型低濃度領域１５を形成することによ
り、第１の実施形態よりもさらに寄生容量を５〜１０％
低減できる。また、外部ベース領域７と真性ベース領域
８の間にあるリンクベース領域のＰ型領域がペデスタル
コレクタ領域を形成するために導入されるＮ型不純物で
補償（コンペンセイト）されることがないので、従来の
ようにベース抵抗が高くならず、ベース抵抗を５〜１０
％程度低減できる。
ン注入によりＰ型低濃度領域１５を形成することによ
り、第１の実施形態よりもさらに寄生容量を５〜１０％
低減できる。また、外部ベース領域７と真性ベース領域
８の間にあるリンクベース領域のＰ型領域がペデスタル
コレクタ領域を形成するために導入されるＮ型不純物で
補償（コンペンセイト）されることがないので、従来の
ようにベース抵抗が高くならず、ベース抵抗を５〜１０
％程度低減できる。
【００２９】図１２は前記第２の実施形態の変形例を示
す断面図である。第２の実施形態では、深いＮウエル２
を形成するのにリンイオン注入、例えば１〜１．５Ｍｅ
ｖ，１×１０13〜１×１０14ｃｍ-2の条件でトランジス
タ形成領域を含む領域の約１〜２μｍ（イオン注入の投
影飛程距離Ｒｐ）の深さに形成しているが、この注入量
は１×１０14ｃｍ-2以下にすることが望ましい。一方、
イオン注入量をこの値以下に抑えるとバイポーラトラン
ジスタのコレクタ抵抗の増大を生じてしまうことにな
る。
す断面図である。第２の実施形態では、深いＮウエル２
を形成するのにリンイオン注入、例えば１〜１．５Ｍｅ
ｖ，１×１０13〜１×１０14ｃｍ-2の条件でトランジス
タ形成領域を含む領域の約１〜２μｍ（イオン注入の投
影飛程距離Ｒｐ）の深さに形成しているが、この注入量
は１×１０14ｃｍ-2以下にすることが望ましい。一方、
イオン注入量をこの値以下に抑えるとバイポーラトラン
ジスタのコレクタ抵抗の増大を生じてしまうことにな
る。
【００３０】この不具合を解決するため、図１２の実施
形態では、第１のペデスタル領域１０４ａを選択的に形
成する際、リンイオン注入領域をコレクタ引出し拡散層
５に接続するように設けている。形成条件は例えばリン
イオン注入エネルギ３００〜４００ＫｅＶ，１×１０12
〜１×１０14ｃｍ-2の条件で、トランジスタ形成領域の
約０．４〜０．５μｍ（イオン注入の投影飛程距離Ｒ
ｐ）の深さに第１のペデスタル領域１０４ａを形成す
る。この時、膜厚３００〜６００ｎｍの素子分離酸化膜
４を貫通してリンが導入される部分のペデスタルコレク
タ領域１０４ａは他の領域よりも浅くなる。このように
第１のペデスタルコレクタ領域１０４ａがコレクタ引出
し拡散層５に接続する構造にすることで、コレクタ抵抗
を第２の実施形態よりも約５〜３０％低減することが可
能になる。
形態では、第１のペデスタル領域１０４ａを選択的に形
成する際、リンイオン注入領域をコレクタ引出し拡散層
５に接続するように設けている。形成条件は例えばリン
イオン注入エネルギ３００〜４００ＫｅＶ，１×１０12
〜１×１０14ｃｍ-2の条件で、トランジスタ形成領域の
約０．４〜０．５μｍ（イオン注入の投影飛程距離Ｒ
ｐ）の深さに第１のペデスタル領域１０４ａを形成す
る。この時、膜厚３００〜６００ｎｍの素子分離酸化膜
４を貫通してリンが導入される部分のペデスタルコレク
タ領域１０４ａは他の領域よりも浅くなる。このように
第１のペデスタルコレクタ領域１０４ａがコレクタ引出
し拡散層５に接続する構造にすることで、コレクタ抵抗
を第２の実施形態よりも約５〜３０％低減することが可
能になる。
【００３１】なお、本発明は前記各実施形態に限定され
るものではなく、導電型やイオン注入する不純物等は任
意に設計することが可能であり、そのような設計を行っ
た場合でも同様の効果が得られることは言うまでもな
い。
るものではなく、導電型やイオン注入する不純物等は任
意に設計することが可能であり、そのような設計を行っ
た場合でも同様の効果が得られることは言うまでもな
い。
【００３２】
【発明の効果】以上説明したように本発明は、バイポー
ラトランジスタのベース領域の直下に形成されるペデス
タルコレクタ領域を、その深さ方向に不純物濃度が変化
されて深さ方向に配列される複数のペデスタルコレクタ
領域で構成し、かつそのうちの一つのペデスタルコレク
タ領域はその周辺部が素子分離領域の直下位置に配置さ
れている構成とすることにより、カーク効果を抑制しつ
つ、ベース抵抗及びベース・コレクタ接合容量の低減を
同時に実現できるので、低注入領域から高注入領域に亘
ってバイポーラトランジスタの動作速度を大幅に改善で
き、しかも周辺部が素子分離領域の直下位置に配置され
ているペデスタルコレクタ領域によって外部ベース領域
と基板とが当該ペデスタルコレクタ領域によって隔離さ
れることになり、外部ベース領域と基板との間のパンチ
スルー耐圧を向上することもできる効果がある。
ラトランジスタのベース領域の直下に形成されるペデス
タルコレクタ領域を、その深さ方向に不純物濃度が変化
されて深さ方向に配列される複数のペデスタルコレクタ
領域で構成し、かつそのうちの一つのペデスタルコレク
タ領域はその周辺部が素子分離領域の直下位置に配置さ
れている構成とすることにより、カーク効果を抑制しつ
つ、ベース抵抗及びベース・コレクタ接合容量の低減を
同時に実現できるので、低注入領域から高注入領域に亘
ってバイポーラトランジスタの動作速度を大幅に改善で
き、しかも周辺部が素子分離領域の直下位置に配置され
ているペデスタルコレクタ領域によって外部ベース領域
と基板とが当該ペデスタルコレクタ領域によって隔離さ
れることになり、外部ベース領域と基板との間のパンチ
スルー耐圧を向上することもできる効果がある。
【図１】本発明の第１実施形態の断面図である。
【図２】図１のペデスタルコレクタの不純物濃度分布を
示す図である。
示す図である。
【図３】第１の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図４】第１の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図５】第１の実施形態におけるカーク効果の抑制効果
を示す図である。
を示す図である。
【図６】本発明の第２実施形態の断面図である。
【図７】第２の実施形態の製造方法を工程順に示す断面
図のその１である。
図のその１である。
【図８】第２の実施形態の製造方法を工程順に示す断面
図のその２である。
図のその２である。
【図９】第２の実施形態の製造方法を工程順に示す断面
図のその３である。
図のその３である。
【図１０】図６のペデスタルコレクタの不純物濃度分布
を示す図である。
を示す図である。
【図１１】公知技術における不純物濃度分布を示す図で
ある。
ある。
【図１２】第２の実施形態の変形例の断面図である。
【図１３】それぞれ異なる従来の半導体装置の断面図で
ある。
ある。
【図１４】更に異なる従来の半導体装置の断面図とその
不具合を説明するための図である。
不具合を説明するための図である。
１ Ｐ型シリコン基板 ２ Ｎ型埋込み層 ３ Ｎ型エピタキシャル層 ４ 素子分離酸化膜 ５ コレクタ引き出し拡散層 ６ ベース引き出し電極 ７ Ｐ型外部ベース領域 ８ Ｐ型真性ベース領域 １１ エミッタ電極 １２ エミッタ拡散層 １４ Ｎウェル １５ Ｐ型低濃度領域 １００，１００ａ エミッタ開口部 １０２〜１０４ ペデスタルコレクタ領域
Claims (6)
- 【請求項１】 他方導電型の半導体基板上に形成された
一方導電型のウェル領域と、前記ウェル領域内で前記半
導体基板に形成された素子分離領域で囲まれた領域にそ
の表面から所定の深さまでの範囲にわたって形成された
他方導電型の真性ベース領域及び外部ベース領域と、前
記真性ベース領域内に形成された一方導電型のエミッタ
領域と、前記真性ベース領域および外部ベース領域の直
下を含む領域の前記ウェル領域に形成された一方導電型
のペデスタルコレクタ領域とを備える半導体装置におい
て、前記ペデスタルコレクタ領域は、前記基板の深さ方
向に不純物濃度が変化される複数のペデスタルコレクタ
領域を基板の深さ方向に配列し、かつそのうちの一つの
ペデスタルコレクタ領域はその周辺部が前記素子分離領
域の直下位置に配置されていることを特徴とする半導体
装置。 - 【請求項２】前記ペデスタルコレクタ領域は、前記素子
分離領域の直下に存在される領域が、前記真性ベース領
域及び外部領域の直下の領域に存在する領域よりも前記
基板表面からの深さが浅く形成されている請求項１に記
載の半導体装置。 - 【請求項３】 前記ウェル領域の下側にコレクタ埋込層
が形成され、かつ前記半導体基板には前記コレクタ埋込
層に接続されるコレクタ引出し拡散層が設けられ、前記
ペデスタルコレクタ領域はその周辺一部において前記コ
レクタ引出し拡散層に接してなる請求項１または２に記
載の半導体装置。 - 【請求項４】 前記真性ベース領域を含むベース領域の
直下の前記ウェル領域に、前記ベース領域に接するよう
に前記ベース領域よりも不純物濃度の低い他方導電型の
領域を有する請求項１ないし３のいずれかに記載の半導
体装置。 - 【請求項５】 他方導電型の半導体基板上に一方導電型
のウェル領域を形成する工程と、前記半導体基板の表面
に素子分離領域を形成し、前記ウェル領域にトランジス
タ形成領域を画成する工程と、前記トランジスタ形成領
域の前記ウェル領域の表面から第１の深さにわたって一
方導電型の不純物を導入し第１のペデスタルコレクタ領
域を形成する工程と、前記基板上に一方導電型の多結晶
シリコン膜を成長する工程と、この多結晶シリコン膜の
一部をベース引出し用電極とし、かつその一部にエミッ
タ開口部を形成する工程と、このエミッタ開口部を介し
て前記ウェル領域に他方導電型の不純物を導入して真性
ベース領域を形成する工程と、前記エミッタ開口部を通
して前記ウェル領域の表面から前記第１の深さよりも浅
い第２の深さにわたって一方導電型の不純物を導入し第
２のペデスタルコレクタ領域を形成する工程と、少なく
とも前記エミッタ開口部の内面に絶縁膜のサイドウオー
ルを形成する工程と、前記エミッタ開口部を介して前記
ウェル領域の表面から前記第２の深さよりも浅い第３の
深さにわたって一方導電型の不純物を導入し第３のペデ
スタルコレクタ領域を形成する工程と、前記真性ベース
領域に一方導電型の不純物を導入してエミッタ領域を形
成する工程を含むことを特徴とする半導体装置の製造方
法。 - 【請求項６】 前記第１のペデスタルコレクタ領域を形
成する工程の後で、かつ前記ベース領域を形成する工程
の間に、前記ウェル領域の表面から絶縁膜を除去する工
程と、注入角度０度のイオン注入方で他方導電型不純物
を導入して前記ウェル領域の表面近傍部位に他方導電型
低濃度領域を形成する工程とを含む請求項５に記載の半
導体装置の製造方法。
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