JP5048242B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP5048242B2
JP5048242B2 JP2005345504A JP2005345504A JP5048242B2 JP 5048242 B2 JP5048242 B2 JP 5048242B2 JP 2005345504 A JP2005345504 A JP 2005345504A JP 2005345504 A JP2005345504 A JP 2005345504A JP 5048242 B2 JP5048242 B2 JP 5048242B2
Authority
JP
Japan
Prior art keywords
diffusion layer
conductivity type
buried diffusion
type
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2005345504A
Other languages
English (en)
Other versions
JP2007150160A (ja
Inventor
恵司 三田
健太郎 大家
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
On Semiconductor Trading Ltd
Original Assignee
On Semiconductor Trading Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by On Semiconductor Trading Ltd filed Critical On Semiconductor Trading Ltd
Priority to JP2005345504A priority Critical patent/JP5048242B2/ja
Priority to TW095141088A priority patent/TWI335671B/zh
Priority to US11/562,107 priority patent/US7619299B2/en
Priority to KR1020060116219A priority patent/KR100787287B1/ko
Priority to CNB2006101625424A priority patent/CN100530683C/zh
Publication of JP2007150160A publication Critical patent/JP2007150160A/ja
Application granted granted Critical
Publication of JP5048242B2 publication Critical patent/JP5048242B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/38—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/735—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8224—Bipolar technology comprising a combination of vertical and lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8222—Bipolar technology
    • H01L21/8228—Complementary devices, e.g. complementary transistors
    • H01L21/82285—Complementary vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
    • H01L27/0826—Combination of vertical complementary transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1012—Base regions of thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/6625—Lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions

Description

本発明は、パワー用半導体素子として用いられる縦型ＰＮＰトランジスタのコレクタ抵抗を低減する半導体装置及びその製造方法に関する。
従来の半導体装置の製造方法の一実施例として、下記の縦型ＰＮＰトランジスタの製造方法が知られている。Ｐ型の半導体基板を準備し、半導体基板上に２層のＮ型のエピタキシャル層を形成する。Ｐ型の半導体基板と１層目のエピタキシャル層に渡りＮ型の埋込拡散層を形成し、１層目と２層目のエピタキシャル層に渡りＰ型の埋込拡散層を形成する。ここで、２層目のエピタキシャル層表面のＰ型の埋込拡散層上方にシリコン窒化膜を選択的に形成した後に、Ｐ型の埋込拡散層を熱拡散する。そして、シリコン窒化膜を形成した状態で熱拡散を行うことで、シリコン窒化膜下方のＰ型の埋込拡散層の這い上がりは抑制される。また、その上方にシリコン窒化膜が形成されていない領域では、Ｐ型の埋込拡散層は這い上がり、Ｐ型の埋込拡散層上面には凹部が形成される。一方、２層目のエピタキシャル層表面では、シリコン窒化膜の形成領域以外にはＬＯＣＯＳ酸化膜が形成される。その後、ＬＯＣＯＳ酸化膜を除去することで、２層目のエピタキシャル層表面には凹凸部が形成される。そして、２層目のエピタキシャル層の凹部とＰ型の埋込拡散層の這い上がりとを利用し、コレクタ領域を形成する。また、２層目のエピタキシャル層の凸部とＰ型の埋込拡散層の凹部とを利用し、ベース領域及びエミッタ領域を形成する。この製造方法により、縦型ＰＮＰトランジスタのエミッタ−コレクタ間耐圧（ＶＣＥＯ）を増大し、飽和電圧（Ｖｃｅ）を低減する縦型ＰＮＰトランジスタを形成できる（例えば、特許文献１参照。）。
特開２０００−２３２１１１号公報（第３−４頁、第１−３図）
上述したように、従来の半導体装置では、例えば、パワー用の縦型ＰＮＰトランジスタと制御用のＮＰＮトランジスタがモノリシックに形成されている。そして、縦型ＰＮＰトランジスタでは、その耐圧特性を向上させるためには、Ｎ型のエピタキシャル層を厚くする必要がある。一方、制御用のＮＰＮトランジスタでは、エピタキシャル層の膜厚を厚くすることで、分離領域の横方向拡散が広がり、デバイスサイズを縮小し難いという問題がある。つまり、パワー用の縦型ＰＮＰトランジスタと制御用のＮＰＮトランジスタとをモノリシックに形成することで、パワー用の縦型ＰＮＰトランジスタの耐圧特性と制御用のＮＰＮトランジスタのデバイスサイズの縮小とがトレードオフの関係になるという問題がある。
また、従来の半導体装置の製造方法では、Ｐ型の半導体基板上に２層のエピタキシャル層を形成する。１層目と２層目のエピタキシャル層に渡り、コレクタ領域として用いるＰ型の埋込拡散層を形成する。そして、２層目のエピタキシャル層表面に形成されたシリコン窒化膜の形成領域により、Ｐ型の埋込拡散層の這い上がりを部分的に抑制している。しかしながら、シリコン窒化膜下方に位置するＰ型の埋込拡散層においても、酸素の回り込み等により、部分的にその這い上がりを抑制することが難しいという問題がある。具体的には、Ｐ型の埋込拡散層の這い上がりを抑制する領域では、這い上がらせる領域から０．５（μｍ）程度しか、その這い上がり量を抑制することができない。そのため、所望の耐圧特性を満たすため、エピタキシャル層を２層構造とする必要があり、製造コストが嵩むという問題がある。
また、従来の半導体装置の製造方法では、２層目のエピタキシャル層表面にＬＯＣＯＳ酸化膜を形成した後、ＬＯＣＯＳ酸化膜を除去し、エピタキシャル層表面に凹凸を形成する。そして、凹部が形成されたエピタキシャル層表面からコレクタ領域として用いるＰ型の拡散層を形成し、Ｐ型の拡散層とＰ型の埋込拡散層の這い上がった領域とを連結させる。しかしながら、エピタキシャル層上に形成したシリコン窒化膜を選択的に除去する際のマスクずれ等により、Ｐ型の埋込拡散層上方の所望の領域にシリコン窒化膜が形成されない場合がある。この場合には、Ｐ型の拡散層とＰ型の埋込拡散層との重畳領域が低減し、コレクタ抵抗を低減できない。つまり、個々の工程でのマスクずれにより素子特性が変動し、高精度な位置合わせが必要とされ、製造工程が煩雑となるという問題がある。
また、従来の半導体装置の製造方法では、半導体基板上にエピタキシャル層を形成するために、例えば、縦型の反応炉を用いた気相エピタキシャル成長装置を用いる。そして、エピタキシャル層を形成する際、半導体基板に拡散させたＰ型不純物であるホウ素（Ｂ）がオートドープし易いという問題がある。特に、埋込拡散層でのシート抵抗値を低減するために不純物の導入量を増大させた場合には、オートドープ量が増大する。
本発明の半導体装置は、上述した各事情に鑑みて成されたものであり、一導電型の半導体基板と、前記半導体基板上に形成された逆導電型のエピタキシャル層と、前記半導体基板と前記エピタキシャル層とに渡り形成され、コレクタ領域として用いられる一導電型の第１の埋込拡散層と、前記半導体基板と前記エピタキシャル層とに渡り形成され、前記半導体基板と前記一導電型の第１の埋込拡散層とを接合分離する逆導電型の第１の埋込拡散層と、前記一導電型の第１の埋込拡散層とその形成領域を重畳させ、少なくとも前記一導電型の第１の埋込拡散層の上面から這い上がる逆導電型の第２の埋込拡散層と、前記エピタキシャル層表面から形成され、前記逆導電型の第２の埋込拡散層上方に配置されたベース領域として用いられる逆導電型の拡散層と、前記エピタキシャル層表面から形成され、コレクタ領域として用いられる一導電型の第１の拡散層と、前記逆導電型の拡散層に形成され、エミッタ領域として用いられる一導電型の第２の拡散層とを有し、前記一導電型の第１の埋込拡散層は、前記逆導電型の第２の埋込拡散層の周囲にて這い上がり、前記這い上がった領域にて前記一導電型の第１の拡散層と連結することを特徴とする。従って、本発明では、コレクタ領域として用いられる一導電型の第１の埋込拡散層において、逆導電型の第２の埋込拡散層により、その這い上がりが抑制されている。
また、本発明の半導体装置は、前記逆導電型の第２の埋込拡散層は、前記一導電型の第１の埋込拡散層より内側に形成されていることを特徴とする。従って、本発明では、コレクタ領域として用いられる一導電型の第１の埋込拡散層において、這い上がる領域と這い上がりが抑制される領域とが、選択的に形成される。
また、本発明の半導体装置は、前記一導電型の第１の埋込拡散層の這い上がっている領域には、一導電型の第２の埋込拡散層が重畳して形成されていることを特徴とする。従って、本発明では、第１及び第２の埋込拡散層が重畳した領域に一導電型の第１の拡散層を連結させ、コレクタ抵抗を低減させることができる。
また、本発明の半導体装置は、前記一導電型の第１の拡散層は、前記一導電型の第１の埋込拡散層と連結し、前記連結領域には、前記一導電型の第２の埋込拡散層が形成されていることを特徴とする。従って、本発明では、一導電型の第１の埋込拡散層の這い上がっている領域をコレクタ領域の連結領域として用いる。そして、一導電型の第１の拡散層の這い下がり量を低減し、その横方向拡散幅も低減することができる。
また、本発明の半導体装置は、前記一導電型の第１の埋込拡散層を構成する不純物はホウ素であり、前記逆導電型の第２の埋込拡散層を構成する不純物はリンであることを特徴とする。従って、本発明では、逆導電型の第２の埋込拡散層により、一導電型の第１の埋込拡散層の這い上がりを抑制することができる。
また、本発明の半導体装置の製造方法は、一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記逆導電型の第１の埋込拡散層により前記半導体基板と接合分離するように、前記半導体基板に一導電型の第１の埋込拡散層を形成する工程と、前記半導体基板に対し熱酸化工程を行った後、前記一導電型の第１の埋込拡散層が形成された領域に逆導電型の不純物をイオン注入し、逆導電型の第２の埋込拡散層を形成する工程と、前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記エピタキシャル層表面からコレクタ領域として用いる一導電型の第１の拡散層と、前記逆導電型の第２の埋込拡散層上方に配置されたベース領域として用いる逆導電型の拡散層と、エミッタ領域として用いる一導電型の第２の拡散層とを形成する工程とを有し、前記一導電型の第１の埋込拡散層は、前記逆導電型の第２の埋込拡散層の周囲にて這い上がり、前記這い上がった領域にて前記一導電型の第１の拡散層と連結することを特徴とする。従って、本発明では、一導電型の第１の埋込拡散層の形成領域に逆導電型の第２の埋込拡散層を形成した後に、半導体基板上にエピタキシャル層を形成する。この製造方法により、逆導電型の第２の埋込拡散層が形成された領域では、一導電型の第１の埋込拡散層の這い上がりを抑制することができる。
また、本発明の半導体装置の製造方法は、前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程前に、前記半導体基板に対し熱酸化工程を行うことを特徴とする。従って、本発明では、前記一導電型の第１の埋込拡散層の表面及びその近傍領域の不純物濃度を低下させた状態で、逆導電型の不純物をイオン注入する。この製造方法により、一導電型の第１の埋込拡散層の這い上がりを抑制することができる。また、エピタキシャル層を形成する際、一導電型の不純物のオートドープ量を低減することができる。
また、本発明の半導体装置の製造方法は、前記熱酸化工程と前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程との間には、非酸化性雰囲気中での熱処理工程を行わないことを特徴とする。従って、本発明では、一導電型の不純物濃度が低くなった領域に逆導電型の不純物をイオン注入することで、効率的に逆導電型の第２の埋込拡散層を形成できる。
本発明では、パワー用の縦型ＰＮＰトランジスタのコレクタ領域として用いられる埋込拡散層の這い上がり幅が部分的に抑制される。この構造により、耐圧特性を維持しつつ、エピタキシャル層の膜厚を薄くすることができる。
また、本発明では、制御用の縦型ＮＰＮトランジスタにおいては、エピタキシャル層の膜厚が薄くなることで、分離領域の横方向拡散が抑制される。この構造により、縦型ＮＰＮトランジスタのデバイスサイズが縮小される。
また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられる埋込拡散層は、這い上がっている領域を有する。そして、這い上がった領域の不純物濃度を高くし、コレクタ領域の連結領域として用いることで、コレクタ抵抗を低減することができる。
また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられるＰ型の埋込拡散層の表面及びその近傍領域の不純物濃度を低下させた状態で、Ｎ型の埋込拡散層を形成する。この製造方法により、Ｐ型の埋込拡散層の這い上がりを抑制できる。
また、本発明では、縦型ＰＮＰトランジスタのコレクタ領域として用いられるＰ型の埋込拡散層と重畳してＮ型の埋込拡散層を形成した状態で、エピタキシャル層を堆積する。この製造方法より、基板表面のＰ型不純物濃度を低減させ、オートドープ量を低減することができる。
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２（Ａ）は、本実施の形態における縦型ＰＮＰトランジスタを説明するための断面図である。図２（Ｂ）は、本実施の形態における縦型ＰＮＰトランジスタを説明するための断面図である。図３（Ａ）は、本実施の形態における半導体装置の埋込拡散層のシート抵抗値及び這い上がり幅を説明するための図である。図３（Ｂ）は、本実施の形態における半導体装置の耐圧特性を説明するための図である。
図１に示す如く、縦型ＰＮＰトランジスタ１と縦型ＮＰＮトランジスタ２とがＰ型の単結晶シリコン基板３にモノリシックに形成されている。例えば、縦型ＰＮＰトランジスタ１はパワー用半導体素子として用いられ、縦型ＮＰＮトランジスタ２は制御用半導体素子として用いられる。尚、その他の素子形成領域には、パワー用半導体素子として大面積のＮＰＮパワートランジスタ等が形成され、制御用半導体素子として小面積のＮＰＮトランジスタ等が形成されている。そして、縦型ＰＮＰトランジスタ１は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、Ｎ型の埋込拡散層５と、コレクタ領域として用いられるＰ型の埋込拡散層６、７、８と、Ｎ型の埋込拡散層９、１０、１１と、ベース領域として用いられるＮ型の拡散層１２、１３と、エミッタ領域として用いられるＰ型の拡散層１４と、コレクタ領域として用いられるＰ型の拡散層１５、１６と、Ｎ型の拡散層１７、１８とから構成されている。
Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。
Ｎ型の埋込拡散層５は、基板３とエピタキシャル層４とに渡り成されている。Ｎ型の埋込拡散層５は、Ｐ型の埋込拡散層６よりも基板３の深部まで形成されている。そして、Ｎ型の埋込拡散層５は、基板３とＰ型の埋込拡散層６のそれぞれとＰＮ接合領域を形成し、基板３とＰ型の埋込拡散層６とをＰＮ接合分離している。尚、本実施の形態でのＮ型の埋込拡散層５が本発明の「逆導電型の第１の埋込拡散層」に対応する。
Ｐ型の埋込拡散層６、７、８は、基板３とエピタキシャル層４に渡り形成されている。Ｐ型の埋込拡散層７、８は、Ｐ型の埋込拡散層６の端部近傍に配置され、Ｐ型の埋込拡散層７、８とＰ型の埋込拡散層６とは連結している。Ｐ型の埋込拡散層７、８は、Ｐ型の埋込拡散層６の端部近傍に一環状に形成されている場合や、コレクタ領域として引き出す領域にのみ形成されている場合でも良い。尚、本実施の形態でのＰ型の埋込拡散層６が本発明の「一導電型の第１の埋込拡散層」に対応する。本実施の形態でのＰ型の埋込拡散層７、８が本発明の「一導電型の第２の埋込拡散層」に対応する。
Ｎ型の埋込拡散層９は、少なくともＰ型の埋込拡散層６の上面からエピタキシャル層４表面側へと這い上がっている。一方、Ｎ型の埋込拡散層１０、１１は、基板３とエピタキシャル層４に渡り形成されている。Ｎ型の埋込拡散層１０、１１は、Ｐ型の埋込拡散層６、７、８を取り囲むように配置されている。尚、本実施の形態でのＮ型の埋込拡散層９が本発明の「逆導電型の第２の埋込拡散層」に対応する。
Ｎ型の拡散層１２が、エピタキシャル層４に形成されている。Ｎ型の拡散層１２には、Ｎ型の拡散層１３が形成されている。Ｎ型の拡散層１３は、ベース引き出し領域として用いられる。尚、本実施の形態でのＮ型の拡散層１２が本発明の「逆導電型の拡散層」に対応する。
Ｐ型の拡散層１４が、Ｎ型の拡散層１２に形成されている。尚、本実施の形態でのＰ型の拡散層１４が本発明の「一導電型の第２の拡散層」に対応する。
Ｐ型の拡散層１５、１６が、エピタキシャル層４に形成されている。Ｐ型の拡散層１５、１６は、Ｎ型の拡散層１２を取り囲むように配置され、Ｐ型の拡散層１５とＰ型の埋込拡散層６、７とは連結し、Ｐ型の拡散層１６とＰ型の埋込拡散層６、８とは連結している。Ｐ型の拡散層１５、１６は、Ｎ型の拡散層１２を取り囲むように一環状に形成されている場合や、コレクタ領域として引き出す領域にのみ形成されている場合でも良い。尚、本実施の形態でのＰ型の拡散層１５、１６が本発明の「一導電型の第１の拡散層」に対応する。
Ｎ型の拡散層１７、１８は、エピタキシャル層４に形成されている。Ｎ型の拡散層１７、１８は、Ｐ型の拡散層１５、１６を取り囲むように一環状に形成されている。Ｎ型の拡散層１７とＮ型の埋込拡散層５、１０とは連結し、Ｎ型の拡散層１８とＮ型の埋込拡散層５、１１とは連結している。つまり、Ｎ型の拡散層１７、１８が、コレクタ領域であるＰ型の拡散層１５、１６の外周を囲むように配置されることで、エピタキシャル層４表面が反転し、コレクタ電流が分離領域を介して基板３へと流れることを防止する。
絶縁層１９が、エピタキシャル層４上面に形成されている。絶縁層１９は、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層１９にコンタクトホール２０、２１、２２が形成されている。
コンタクトホール２０、２１、２２には、アルミ合金、例えば、Ａｌ−Ｓｉ膜２３が選択的に形成され、コレクタ電極２４、エミッタ電極２５及びベース電極２６が形成されている。
一方、縦型ＮＰＮトランジスタ２は、主に、Ｐ型の単結晶シリコン基板３と、Ｎ型のエピタキシャル層４と、コレクタ領域として用いられるＮ型の埋込拡散層２７、２８と、コレクタ領域として用いられるＮ型の拡散層２９と、ベース領域として用いられるＰ型の拡散層３０と、エミッタ領域として用いられるＮ型の拡散層３１とから構成されている。
Ｎ型のエピタキシャル層４は、Ｐ型の単結晶シリコン基板３上に形成されている。
Ｎ型の埋込拡散層２７は、基板３とエピタキシャル層４に渡り形成されている。
Ｎ型の埋込拡散層２８は、Ｎ型の埋込拡散層２７とその形成領域を重畳させるように形成されている。そして、Ｎ型の埋込拡散層２８は、Ｎ型の埋込拡散層２７よりエピタキシャル層４表面側へと這い上がっている。Ｎ型の埋込拡散層２８を形成することで、コレクタ領域の抵抗を低減することができる。
Ｎ型の拡散層２９は、Ｎ型のエピタキシャル層４に形成されている。Ｎ型の拡散層２９は、Ｎ型の埋込拡散層２８と連結し、コレクタ領域として用いられる。そして、Ｎ型の拡散層２９とＮ型の埋込拡散層２８とが連結することで、Ｎ型の拡散層２９の横方向拡散量が低減し、縦型ＮＰＮトランジスタ２のデバイスサイズを縮小することができる。
Ｐ型の拡散層３０は、エピタキシャル層４に形成されている。
Ｎ型の拡散層３１は、Ｐ型の拡散層３０に形成されている。
絶縁層１９が、エピタキシャル層４上面に形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングにより、絶縁層１９にコンタクトホール３２、３３、３４が形成されている。
コンタクトホール３２、３３、３４には、アルミ合金、例えば、Ａｌ−Ｓｉ膜３５が選択的に形成され、エミッタ電極３６、ベース電極３７及びコレクタ電極３８が形成されている。
図２（Ａ）に示す如く、Ｐ型の埋込拡散層６、７、８及びＰ型の拡散層１５、１６は、縦型ＰＮＰトランジスタ１のコレクタ領域である。Ｎ型の埋込拡散層９、Ｎ型のエピタキシャル層４及びＮ型の拡散層１２、１３は、縦型ＰＮＰトランジスタ１のベース領域である。Ｐ型の拡散層１４は、縦型ＰＮＰトランジスタ１のエミッタ領域である。Ｐ型不純物、例えば、ホウ素（Ｂ）により形成されているＰ型の埋込拡散層６上に、Ｎ型不純物、例えば、リン（Ｐ）により形成されているＮ型の埋込拡散層９が形成されている。そして、Ｐ型の埋込拡散層６がエピタキシャル層４表面側へと這い上がることが抑制されている。具体的には、Ｐ型の埋込拡散層６の基板３表面からの這い上がり幅Ｗ１は、２．０〜４．０（μｍ）程度である。Ｎ型の埋込拡散層９を形成しない場合には、通常、Ｐ型の埋込拡散層６は基板３表面から５．５（μｍ）程度這い上がる。つまり、Ｐ型の埋込拡散層６上にＮ型の埋込拡散層９を形成することで、Ｐ型の埋込拡散層６の這い上がり幅は、１．５〜３．５（μｍ）程度抑制される。
この構造により、縦型ＰＮＰトランジスタ１では、所望のベース領域幅Ｗ２を確保した場合でも、エピタキシャル層４の膜厚を薄くすることができる。例えば、エピタキシャル層４の膜厚は、６．５〜７．５（μｍ）程度となる。その結果、パワー用半導体素子としての縦型ＰＮＰトランジスタ１では、エピタキシャル層４の膜厚が薄くなるが、その耐圧特性を悪化させることを防止できる。一方、制御用半導体素子としての縦型ＮＰＮトランジスタ２では、エピタキシャル層４の膜厚が薄くなることで、分離領域の横方向拡散が低減し、デバイスサイズが縮小される。つまり、Ｐ型の埋込拡散層６の這い上がり幅Ｗ１を抑制し、エピタキシャル層４の膜厚を薄く形成することで、所望の耐圧特性を有するパワー用半導体素子とデバイスサイズが縮小化された制御用半導体素子とがモノリシックに形成される。
また、図示したように、Ｐ型の埋込拡散層６からなるコレクタ領域は、基板３の深さ方向に幅Ｗ３を有している。つまり、Ｐ型の埋込拡散層６は、エピタキシャル層４への這い上がり幅Ｗ１は抑制されるが、基板３を利用することで所望の幅Ｗ３を確保し、コレクタ抵抗を低減させている。尚、上述したように、Ｎ型の埋込拡散層５は、Ｐ型の埋込拡散層６よりも基板３深部へと形成されている。
ここで、図２（Ｂ）に示す如く、Ｐ型の埋込拡散層６では、その上面にＮ型の埋込拡散層９が形成されている領域Ｌ１では、Ｐ型の埋込拡散層６の這い上がりは抑制されている。一方、Ｎ型の埋込拡散層９は、Ｐ型の埋込拡散層６より内側の領域に形成されている。そのため、Ｎ型の埋込拡散層９が形成されていない領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層６は、エピタキシャル層４表面側へと這い上がっている。そして、領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層６が、Ｎ型の埋込拡散層９の周囲を囲むように形成されている。コレクタ領域として用いられるＰ型の拡散層１５、１６は、領域Ｌ２、Ｌ３において、Ｐ型の埋込拡散層６と連結している。Ｐ型の拡散層１５、１６は、Ｐ型の埋込拡散層６の這い上がっている領域と連結することで、コレクタ抵抗を低減することができる。
そして、図２（Ａ）に示すように、Ｎ型の埋込拡散層９が形成されていない領域Ｌ２、Ｌ３では、Ｐ型の埋込拡散層７、８が、Ｐ型の埋込拡散層６と重畳して形成されている。上述したように、Ｐ型の拡散層１５はＰ型の埋込拡散層６、７と連結し、Ｐ型の拡散層１６はＰ型の埋込拡散層６、８と連結し、コレクタ領域を形成している。この構造により、更に、縦型ＰＮＰトランジスタ１のコレクタ抵抗を低減することができる。
図３（Ａ）に示す如く、横軸にＮ型の埋込拡散層９の不純物導入量を示している。縦軸（紙面左側）にＰ型の埋込拡散層６のシート抵抗値を示している。縦軸（紙面右側）にＰ型の埋込拡散層６の這い上がり幅Ｗ１（図２参照）を示している。そして、実線は、Ｎ型の埋込拡散層９の不純物導入量とＰ型の埋込拡散層６のシート抵抗値の関係を示している。点線は、Ｎ型の埋込拡散層９の不純物導入量とＰ型の埋込拡散層６の這い上がり幅Ｗ１の関係を示している。
実線で示すように、Ｎ型の埋込拡散層９の不純物導入量が増大する程、Ｐ型の埋込拡散層６のシート抵抗値も増大している。一方、点線で示すように、Ｎ型の埋込拡散層９の不純物導入量が増大する程、Ｐ型の埋込拡散層６の這い上がり幅Ｗ１が減少している。そして、Ｎ型の埋込拡散層９の不純物導入量が増大する程、Ｐ型の埋込拡散層６の這い上がり幅Ｗ１は減少するが、Ｐ型の埋込拡散層６のシート抵抗値が増大する。一方、Ｎ型の埋込拡散層９の不純物導入量が減少する程、Ｐ型の埋込拡散層６のシート抵抗値は減少するが、Ｐ型の埋込拡散層６の這い上がり幅Ｗ１は増大する。つまり、Ｐ型の埋込拡散層６のシート抵抗値と這い上がり幅Ｗ１とは、Ｎ型の埋込拡散層９の不純物導入量に対し、トレードオフの関係にある。その結果、Ｎ型の埋込拡散層９の不純物導入量は、Ｐ型の埋込拡散層６のシート抵抗値と這い上がり幅Ｗ１との関係により、所望の導入量が設定される。
図３（Ｂ）に示す如く、横軸にＮ型の埋込拡散層９の不純物導入量を示している。縦軸に縦型ＰＮＰトランジスタ１の耐圧（ＶＣＢＯ）を示している。実線で示すように、Ｎ型の埋込拡散層９の不純物導入量が増大する程、耐圧（ＶＣＢＯ）が低減している。これは、高不純物濃度のＰ型の埋込拡散層６と高不純物濃度のＮ型の埋込拡散層９とで形成されるＰＮ接合領域が、縦型ＰＮＰトランジスタ１の耐圧（ＶＣＢＯ）を決定しているからである。図３（Ａ）に示したように、Ｎ型の埋込拡散層９の不純物導入量が増大する程、Ｐ型の埋込拡散層６の這い上がり幅Ｗ１が減少するが、縦型ＰＮＰトランジスタ１の耐圧（ＶＣＢＯ）が低減してしまう。つまり、Ｎ型の埋込拡散層９の不純物導入量は、縦型ＰＮＰトランジスタ１の耐圧（ＶＣＢＯ）、Ｐ型の埋込拡散層６のシート抵抗値、及びその這い上がり幅Ｗ１との関係により、その導入量が決定される。
尚、図示したようにＮ型の拡散層１２とＮ型の埋込拡散層９とは、連結しない構造である必要はない。例えば、Ｎ型の拡散層１２とＮ型の埋込拡散層９とが連結する構造の場合でも良い。この場合には、Ｎ型の埋込拡散層９の不純物濃度が高濃度となり、上述したように、Ｐ型の埋込拡散層６とＮ型の埋込拡散層９とのＰＮ接合領域における耐圧特性が考慮され、Ｎ型の拡散層１２及びＮ型の埋込拡散層９の不純物濃度が設定される。
次に、本発明の一実施の形態である半導体装置の製造方法について、図４から図１０を参照し、詳細に説明する。図４から図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。
先ず、図４に示す如く、Ｐ型の単結晶シリコン基板３を準備する。基板３上にＮ型の埋込拡散層５の形成領域が選択的に薄く形成されたシリコン酸化膜３９を形成する。そして、シリコン酸化膜３９をマスクとして用い、基板３の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。その後、リン（Ｐ）を熱拡散し、Ｎ型の埋込拡散層５を形成した後、シリコン酸化膜３９を除去する。
次に、図５に示す如く、基板３上にシリコン酸化膜４０を、例えば、４５０（Å）程度堆積する。次に、シリコン酸化膜４０上にフォトレジスト４１を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層６が形成される領域上のフォトレジスト４１に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４１を除去し、熱拡散し、Ｐ型の埋込拡散層６を形成する。このとき、基板３表面を熱酸化し、基板３表面にシリコン酸化膜４２（図６参照）を形成する。
次に、図６に示す如く、Ｎ型の埋込拡散層１０、１１、２７の形成領域上に開口部が形成されるように、シリコン酸化膜４２を選択的に除去する。そして、シリコン酸化膜４２をマスクとして用い、基板３の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４３を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層１０、１１、２７を形成する。
ここで、基板３上にシリコン酸化膜４２を堆積した状態で、基板３を１２００〜１２５０（℃）の酸化性雰囲気中に１時間程度置き、熱酸化処理を行う。この熱酸化処理により、Ｐ型の埋込拡散層６の表面及びその近傍領域（例えば、エピタキシャル層４表面から３．５（μｍ）程度まで）のホウ素（Ｂ）はシリコン酸化膜４２へと拡散する。その結果、Ｐ型の埋込拡散層６の表面及びその近傍領域のホウ素（Ｂ）の濃度は、その深さによって異なるが、熱酸化処理前の半分程度まで低減する。その後、シリコン酸化膜４２を除去する。
尚、この熱酸化処理では、少なくとも１０００（℃）以上では基板３が酸化性雰囲気中に置かれるようにすることで、基板３の深い領域に存在するホウ素（Ｂ）が、基板３表面へと拡散することを防ぐことができる。また、熱酸化処理が終了するまで、基板３が酸化性雰囲気中に置かれるようにする場合でもよい。そして、この熱酸化処理により、シリコン酸化膜４２は、６０００〜７０００（Å）程度から１００００（Å）程度まで成長する。
次に、図７に示す如く、基板３上にシリコン酸化膜４４を、例えば、１００〜４５０Å程度堆積する。次に、シリコン酸化膜４４上にフォトレジスト４５を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の埋込拡散層９、２８、４６、４７が形成される領域上のフォトレジスト４５に開口部を形成する。その後、基板３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧３０〜１１０（ｋｅＶ）、導入量１．０×１０１３〜１．５×１０１５（／ｃｍ２）でイオン注入し、Ｎ型の埋込拡散層９、２８、４６、４７を形成する。その後、フォトレジスト４５を除去する。
このとき、図６を用いて上述したように、Ｐ型の埋込拡散層６の表面及びその近傍領域のホウ素（Ｂ）の濃度は低減しているため、リン（Ｐ）とホウ素（Ｂ）が相殺する量が低減し、リン（Ｐ）の導入量を低減することができる。更に、基板３上にシリコン酸化膜４４を形成する熱酸化処理においても、Ｐ型の埋込拡散層６の表面及びその近傍領域のホウ素（Ｂ）はシリコン酸化膜４４へと拡散する。
また、フォトレジスト４５に開口部を形成する際、Ｐ型の埋込拡散層６を形成するときに用いるアライメントマークと同一のアライメントマークを用いる。この製造方法により、Ｎ型の埋込拡散層９は、Ｐ型の埋込拡散層６に対し位置精度良く形成できるので、Ｐ型の埋込拡散層６の所望の領域の這い上がりを抑制することができる。
尚、図８以降では、Ｎ型の埋込拡散層４６はＮ型の埋込拡散層１０と一体に図示し、Ｎ型の埋込拡散層４７はＮ型の埋込拡散層１１と一体に図示する。
次に、図８に示す如く、シリコン酸化膜４４上にフォトレジスト４８を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層７、８、４９、５０、５１が形成される領域上のフォトレジスト４８に開口部を形成する。その後、基板３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１８０（ｋｅＶ）、導入量０．５×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４８を除去する。
次に、図９に示す如く、基板３を気相エピタキシャル成長装置のサセプタ上に配置し、基板３上にエピタキシャル層４を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。その一方で、図６及び図７を用いて上述したように、Ｐ型の埋込拡散層６の表面及びその近傍領域のホウ素（Ｂ）の濃度は、熱酸化処理により低減されている。また、Ｐ型の埋込拡散層６にはＮ型の埋込拡散層９が重畳して形成されている。そのため、基板３上にエピタキシャル層４を形成する際に、ホウ素（Ｂ）のオートドーピング量を低減することができる。
次に、エピタキシャル層４上にシリコン酸化膜５２を、例えば、４５０（Å）程度堆積する。次に、シリコン酸化膜５２上にフォトレジスト５３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１２が形成される領域上のフォトレジスト５３に開口部を形成する。フォトレジスト５３をマスクとして用い、エピタキシャル層４の表面からＮ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１５（／ｃｍ２）でイオン注入する。その後、フォトレジスト５３を除去し、リン（Ｐ）を熱拡散し、Ｎ型の拡散層１２を形成するとともに熱酸化膜を形成する。
次に、図１０に示す如く、公知のフォトリソグラフィ技術を用い、所望の形成方法及び順序により、Ｐ型の拡散層１４、１５、１６、３０、５４、５５、５６及びＮ型の拡散層１３、１７、１８、２９、３１を形成する。尚、Ｐ型の拡散層１４とＰ型の拡散層１５、１６、５４、５５、５６とは、同一工程で形成する場合でも、別工程で形成する場合でもよい。
その後、エピタキシャル層４上に絶縁層１９として、例えば、ＰＳＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層１９にコンタクトホール２０、２１、２２、３２、３３、３４を形成する。コンタクトホール２０、２１、２２、３２、３３、３４には、アルミ合金、例えば、Ａｌ−Ｓｉ膜を選択的に形成し、コレクタ電極２４、３８、エミッタ電極２５、３６及びベース電極２６、３７を形成する。
尚、本実施の形態では、Ｐ型の埋込拡散層６の這い上がりを抑制するＮ型の埋込拡散層９は、リン（Ｐ）をイオン注入して形成する場合について説明したがこの場合に限定するものではない。Ｎ型不純物としてはヒ素（Ａｓ）等も用いる場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置を説明する（Ａ）断面図、（Ｂ）断面図である。 本発明の実施の形態における半導体装置の（Ａ）埋込拡散層のシート抵抗値及び這い上がり幅を説明するための図であり、（Ｂ）耐圧特性を説明するための図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
符号の説明
１ 縦型ＰＮＰトランジスタ
２ 縦型ＮＰＮトランジスタ
３ Ｐ型の単結晶シリコン基板
４ Ｎ型のエピタキシャル層
６ Ｐ型の埋込拡散層
７ Ｐ型の埋込拡散層
６ Ｐ型の埋込拡散層
９ Ｎ型の埋込拡散層

Claims (8)

  1. 一導電型の半導体基板と、
    前記半導体基板上に形成された逆導電型のエピタキシャル層と、
    前記半導体基板と前記エピタキシャル層とに渡り形成され、コレクタ領域として用いられる一導電型の第１の埋込拡散層と、
    前記半導体基板と前記エピタキシャル層とに渡り形成され、前記半導体基板と前記一導電型の第１の埋込拡散層とを接合分離する逆導電型の第１の埋込拡散層と、
    前記一導電型の第１の埋込拡散層とその形成領域を重畳させ、少なくとも前記一導電型の第１の埋込拡散層の上面から這い上がる逆導電型の第２の埋込拡散層と、
    前記エピタキシャル層表面から形成され、前記逆導電型の第２の埋込拡散層上方に配置されたベース領域として用いられる逆導電型の拡散層と、
    前記エピタキシャル層表面から形成され、コレクタ領域として用いられる一導電型の第１の拡散層と、
    前記逆導電型の拡散層に形成され、エミッタ領域として用いられる一導電型の第２の拡散層とを有し、
    前記一導電型の第１の埋込拡散層は、前記逆導電型の第２の埋込拡散層の周囲にて這い上がり、前記這い上がった領域にて前記一導電型の第１の拡散層と連結することを特徴とする半導体装置。
  2. 前記逆導電型の第２の埋込拡散層は、前記一導電型の第１の埋込拡散層より内側に形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記一導電型の第１の埋込拡散層の這い上がった領域には、一導電型の第２の埋込拡散層が重畳して形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記一導電型の第１の埋込拡散層を構成する不純物はホウ素であり、前記逆導電型の第２の埋込拡散層を構成する不純物はリンであることを特徴とする請求項１に記載の半導体装置。
  5. 一導電型の半導体基板を準備し、前記半導体基板に逆導電型の第１の埋込拡散層を形成した後、前記逆導電型の第１の埋込拡散層により前記半導体基板と接合分離するように、前記半導体基板に一導電型の第１の埋込拡散層を形成する工程と、
    前記半導体基板に対し熱酸化工程を行った後、前記一導電型の第１の埋込拡散層が形成された領域に逆導電型の不純物をイオン注入し、逆導電型の第２の埋込拡散層を形成する工程と、
    前記半導体基板上に逆導電型のエピタキシャル層を形成し、前記エピタキシャル層表面からコレクタ領域として用いる一導電型の第１の拡散層と、前記逆導電型の第２の埋込拡散層上方に配置されたベース領域として用いる逆導電型の拡散層と、エミッタ領域として用いる一導電型の第２の拡散層とを形成する工程とを有し、
    前記一導電型の第１の埋込拡散層は、前記逆導電型の第２の埋込拡散層の周囲にて這い上がり、前記這い上がった領域にて前記一導電型の第１の拡散層と連結することを特徴とする半導体装置の製造方法。
  6. 前記半導体基板表面に酸化膜を形成し、前記熱酸化工程を行った後、前記酸化膜を除去することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. 前記一導電型の第１の埋込拡散層を形成する不純物はホウ素であることを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
  8. 前記熱酸化工程と前記逆導電型の第２の埋込拡散層を形成する不純物をイオン注入する工程との間には、非酸化性雰囲気中での熱処理工程を行わないことを特徴とする請求項５に記載の半導体装置の製造方法。
JP2005345504A 2005-11-30 2005-11-30 半導体装置及びその製造方法 Active JP5048242B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005345504A JP5048242B2 (ja) 2005-11-30 2005-11-30 半導体装置及びその製造方法
TW095141088A TWI335671B (en) 2005-11-30 2006-11-07 Semiconductor device and method for manufacturing thereof
US11/562,107 US7619299B2 (en) 2005-11-30 2006-11-21 Semiconductor device and method of manufacturing the same
KR1020060116219A KR100787287B1 (ko) 2005-11-30 2006-11-23 반도체 장치 및 그 제조 방법
CNB2006101625424A CN100530683C (zh) 2005-11-30 2006-11-27 半导体装置及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005345504A JP5048242B2 (ja) 2005-11-30 2005-11-30 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007150160A JP2007150160A (ja) 2007-06-14
JP5048242B2 true JP5048242B2 (ja) 2012-10-17

Family

ID=38088071

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005345504A Active JP5048242B2 (ja) 2005-11-30 2005-11-30 半導体装置及びその製造方法

Country Status (5)

Country Link
US (1) US7619299B2 (ja)
JP (1) JP5048242B2 (ja)
KR (1) KR100787287B1 (ja)
CN (1) CN100530683C (ja)
TW (1) TWI335671B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007180472A (ja) * 2005-11-30 2007-07-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7932580B2 (en) * 2006-12-21 2011-04-26 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US9214457B2 (en) 2011-09-20 2015-12-15 Alpha & Omega Semiconductor Incorporated Method of integrating high voltage devices
JP6070333B2 (ja) * 2013-03-25 2017-02-01 セイコーエプソン株式会社 半導体装置の製造方法
JP2020009790A (ja) * 2016-11-09 2020-01-16 シャープ株式会社 アバランシェフォトダイオード
EP4053889A1 (en) * 2021-03-03 2022-09-07 Nxp B.V. Isolated wells for improved noise performance
CN114628498B (zh) * 2022-05-16 2022-08-26 绍兴中芯集成电路制造股份有限公司 半导体器件

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3638081A (en) * 1968-08-13 1972-01-25 Ibm Integrated circuit having lightly doped expitaxial collector layer surrounding base and emitter elements and heavily doped buried collector larger in contact with the base element
US3656034A (en) * 1970-01-20 1972-04-11 Ibm Integrated lateral transistor having increased beta and bandwidth
US3868722A (en) * 1970-06-20 1975-02-25 Philips Corp Semiconductor device having at least two transistors and method of manufacturing same
JPS5942463B2 (ja) * 1972-09-22 1984-10-15 ソニー株式会社 半導体集積回路装置
US4087900A (en) * 1976-10-18 1978-05-09 Bell Telephone Laboratories, Incorporated Fabrication of semiconductor integrated circuit structure including injection logic configuration compatible with complementary bipolar transistors utilizing simultaneous formation of device regions
JPS5562762A (en) * 1978-11-02 1980-05-12 Sony Corp Semiconductor device
US4458158A (en) * 1979-03-12 1984-07-03 Sprague Electric Company IC Including small signal and power devices
JPS55153365A (en) * 1979-05-17 1980-11-29 Toshiba Corp Manufacturing method of semiconductor device
US4373252A (en) * 1981-02-17 1983-02-15 Fairchild Camera & Instrument Method for manufacturing a semiconductor structure having reduced lateral spacing between buried regions
US4639761A (en) * 1983-12-16 1987-01-27 North American Philips Corporation Combined bipolar-field effect transistor resurf devices
US4678994A (en) * 1984-06-27 1987-07-07 Digital Products Corporation Methods and apparatus employing apparent resonant properties of thin conducting materials
US4644383A (en) * 1985-04-08 1987-02-17 Harris Corporation Subcollector for oxide and junction isolated IC's
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
CN1004456B (zh) * 1985-04-19 1989-06-07 三洋电机株式会社 半导体器件及其制造方法
ATE41836T1 (de) * 1985-06-03 1989-04-15 Siemens Ag Verfahren zum gleichzeitigen herstellen von bipolaren und komplementaeren mos-transistoren auf einem gemeinsamen siliziumsubstrat.
US4940671A (en) * 1986-04-18 1990-07-10 National Semiconductor Corporation High voltage complementary NPN/PNP process
JPS6327061A (ja) * 1986-07-18 1988-02-04 Sanyo Electric Co Ltd 縦型ｐｎｐトランジスタ
US5065214A (en) * 1986-09-26 1991-11-12 Analog Devices, Incorporated Integrated circuit with complementary junction-isolated bipolar transistors
IT1215024B (it) * 1986-10-01 1990-01-31 Sgs Microelettronica Spa Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione
US4855244A (en) * 1987-07-02 1989-08-08 Texas Instruments Incorporated Method of making vertical PNP transistor in merged bipolar/CMOS technology
IT1220185B (it) * 1987-10-21 1990-06-06 Sgs Microelettronica Spa Sistema antisaturazione per transistore pnp verticale a collettore isolato e struttura integrata di quest'ultimo
US4939099A (en) * 1988-06-21 1990-07-03 Texas Instruments Incorporated Process for fabricating isolated vertical bipolar and JFET transistors
US5455447A (en) * 1989-05-10 1995-10-03 Texas Instruments Incorporated Vertical PNP transistor in merged bipolar/CMOS technology
US4910160A (en) * 1989-06-06 1990-03-20 National Semiconductor Corporation High voltage complementary NPN/PNP process
IT1234252B (it) * 1989-06-16 1992-05-14 Sgs Thomson Microelectronics Dispositivo a semiconduttore comprendente un circuito di comando e uno stadio di potenza a flusso di corrente verticale integrati in modo monolitico nella stessa piastrina e relativo processo di fabbricazione
US5246871A (en) * 1989-06-16 1993-09-21 Sgs-Thomson Microelectronics S.R.L. Method of manufacturing a semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip
US5330922A (en) * 1989-09-25 1994-07-19 Texas Instruments Incorporated Semiconductor process for manufacturing semiconductor devices with increased operating voltages
JP2835116B2 (ja) * 1989-09-29 1998-12-14 株式会社東芝 電力用ｉｃおよびその製造方法
US5262345A (en) * 1990-01-25 1993-11-16 Analog Devices, Inc. Complimentary bipolar/CMOS fabrication method
IT1241050B (it) * 1990-04-20 1993-12-29 Cons Ric Microelettronica Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore.
KR950010283B1 (ko) * 1990-05-31 1995-09-12 캐논 가부시끼가이샤 매립전극을 가지는 반도체장치 및 그의 제조방법
IT1244239B (it) * 1990-05-31 1994-07-08 Sgs Thomson Microelectronics Terminazione dello stadio di potenza di un dispositivo monolitico a semicondutture e relativo processo di fabbricazione
EP0500233A2 (en) * 1991-02-14 1992-08-26 National Semiconductor Corporation Bipolar transistor structure & BICMOS IC fabrication process
US5696006A (en) * 1992-06-24 1997-12-09 Matsushita Electric Industrial Co., Ltd. Method of manufacturing Bi-MOS device
US5326710A (en) * 1992-09-10 1994-07-05 National Semiconductor Corporation Process for fabricating lateral PNP transistor structure and BICMOS IC
US5422508A (en) * 1992-09-21 1995-06-06 Siliconix Incorporated BiCDMOS structure
US5614755A (en) * 1993-04-30 1997-03-25 Texas Instruments Incorporated High voltage Shottky diode
US5885880A (en) * 1994-09-19 1999-03-23 Sony Corporation Bipolar transistor device and method for manufacturing the same
US5581115A (en) * 1994-10-07 1996-12-03 National Semiconductor Corporation Bipolar transistors using isolated selective doping to improve performance characteristics
JP2748898B2 (ja) * 1995-08-31 1998-05-13 日本電気株式会社 半導体装置およびその製造方法
JP3306273B2 (ja) * 1995-10-31 2002-07-24 三洋電機株式会社 半導体集積回路とその製造方法
WO1997017726A1 (en) * 1995-11-07 1997-05-15 National Semiconductor Corporation Low collector resistance bipolar transistor compatible with high voltage integrated circuits
JPH10284753A (ja) * 1997-04-01 1998-10-23 Sony Corp 半導体装置及びその製造方法
JP3653963B2 (ja) * 1997-12-25 2005-06-02 ソニー株式会社 半導体装置およびその製造方法
KR100285742B1 (ko) * 1997-12-26 2001-04-02 윤종용 현상기의토너역반송롤러
JP3877459B2 (ja) 1999-02-09 2007-02-07 三洋電機株式会社 半導体装置の製造方法
FR2807567A1 (fr) * 2000-04-10 2001-10-12 St Microelectronics Sa Procede de realisation d'un transistor bipolaire
IT1319755B1 (it) * 2000-12-28 2003-11-03 St Microelectronics Srl Dispositivo integrato in configurazione emitter-switching e relativoprocesso di fabbricazione
JP3918442B2 (ja) * 2001-02-19 2007-05-23 ソニー株式会社 半導体装置及びその製造方法
US6724050B2 (en) * 2002-01-18 2004-04-20 Texas Instruments Incorporated ESD improvement by a vertical bipolar transistor with low breakdown voltage and high beta
FR2845522A1 (fr) * 2002-10-03 2004-04-09 St Microelectronics Sa Circuit integre a couche enterree fortement conductrice
JP4460272B2 (ja) * 2002-12-11 2010-05-12 シャープ株式会社 パワートランジスタおよびそれを用いた半導体集積回路
KR100486304B1 (ko) * 2003-02-07 2005-04-29 삼성전자주식회사 자기정렬을 이용한 바이씨모스 제조방법
US6815801B2 (en) * 2003-02-28 2004-11-09 Texas Instrument Incorporated Vertical bipolar transistor and a method of manufacture therefor including two epitaxial layers and a buried layer
DE10328008B4 (de) * 2003-06-21 2008-04-03 Infineon Technologies Ag Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren

Also Published As

Publication number Publication date
TW200807709A (en) 2008-02-01
US20070123006A1 (en) 2007-05-31
CN1983626A (zh) 2007-06-20
JP2007150160A (ja) 2007-06-14
KR20070056957A (ko) 2007-06-04
KR100787287B1 (ko) 2007-12-20
TWI335671B (en) 2011-01-01
CN100530683C (zh) 2009-08-19
US7619299B2 (en) 2009-11-17

Similar Documents

Publication Publication Date Title
JP5048242B2 (ja) 半導体装置及びその製造方法
JP2008034652A (ja) 半導体装置及びその製造方法
JPH10256270A (ja) 相補型バイポーラトランジスタおよびその製造方法
JP5261640B2 (ja) 半導体装置の製造方法
JP5073933B2 (ja) 半導体装置及びその製造方法
JP2007158188A (ja) 半導体装置及びその製造方法
JP2007165370A (ja) 半導体装置及びその製造方法
JP2002083876A (ja) 半導体集積回路装置の製造方法
JP2007180243A (ja) 半導体装置及びその製造方法
JP2007180472A (ja) 半導体装置及びその製造方法
JP3877459B2 (ja) 半導体装置の製造方法
JP2008235891A (ja) バイポーラトランジスタ及びその製造方法
JP2007180242A (ja) 半導体装置及びその製造方法
JP3778122B2 (ja) 半導体装置の製造方法
JP5238941B2 (ja) 半導体装置の製造方法
JP5238940B2 (ja) 半導体装置の製造方法
JP2002083877A (ja) 半導体集積回路装置およびその製造方法
JPH0778833A (ja) バイポーラトランジスタとその製造方法
JP2008159675A (ja) 半導体装置及びその製造方法
JPH10270457A (ja) バイポーラトランジスタの製造方法
JP2002083817A (ja) 半導体装置及びその製造方法
JPH04364736A (ja) 半導体集積回路装置
JPH02152240A (ja) 半導体装置の製造方法
JPH05343416A (ja) 半導体装置の製造方法
JPS61224433A (ja) 不純物領域の形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081110

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20101215

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20110324

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120604

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120626

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120719

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5048242

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150727

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250