JP2002083877A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＮＰＮトランジスタと縦型ＰＮＰトランジス
タの誘電体分離型の相補型バイポーラトランジスタにお
いて、トランジスタの高耐圧化を実現するための半導体
集積回路装置およびその製造方法を提供する。 【解決手段】 本発明の半導体集積回路装置のコレクタ
領域３２、３３を形成する際、エピタキシャル層を４層
積層することで、高耐圧に耐えうる層厚を有するコレク
タ領域３２、３３が形成される。そして、双方のトラン
ジスタ２１、２２間の干渉による影響を低減するため、
および寄生トランジスタを低減するためにに、Ｖ溝型エ
ッチングにより深いところまでエッチングされ、その間
を多結晶シリコン４２で誘電体分離された半導体集積回
路装置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘電体分離型の相
補型バイポーラトランジスタにおいて、コレクタ領域を
厚く形成することでトランジスタの高耐化を実現する半
導体集積回路装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、オーディオアンプやディスプレイ
ドライバ等に用いるトランジスタの高耐圧化および高集
積化が要求されている。高耐圧集積回路を高集積化およ
び高速化するには、寄生トランジスタの形成や、素子分
離形成によるチップサイズの増大を防止するため、誘電
体分離技術を採用することが好ましい。

【０００３】図１５に、従来の一例の半導体集積回路装
置の断面図を示す（例えば、特開平１１−３５４５３５
号）。そして、図１５に示した半導体集積回路装置の製
造方法について、図１６〜図２２を参照にして以下に示
す。

【０００４】図１６に、高耐圧縦型ＮＰＮトランジスタ
形成領域と高耐圧縦型ＰＮＰトランジスタ形成領域を示
す。まず、シリコンからなるＮ型基板３の表面に、例え
ば熱酸化法により膜厚２μｍ程度の埋め込み酸化膜２を
形成する。支持基板１にＮ型基板３を、埋め込み酸化膜
２を介して室温で貼り合わせる。Ｎ型基板３は続く工程
により、活性層であるＮ型埋め込み層４およびＰ型埋め
込み層５となる。Ｎ型基板３としては、例えば、比抵抗
１０Ω・ｃｍ程度のシリコン基板を用いる。その後、例
えば１１００℃で２時間程度、酸素雰囲気中でアニール
を行い埋め込み酸化膜２と支持基板１との貼り合わせ強
度を高める。続いて、例えば機械研磨あるいは化学的機
械研磨（ＣＭＰ）により、Ｎ型基板３を所定の膜厚、例
えば２μｍにする。

【０００５】次に、Ｎ型埋め込み層４を形成するため、
イオン注入を行う。公知のフォトリソグラフィ技術によ
りＮＰＮトランジスタ部分に開口が設けられたフォトレ
ジスト（図示せず）をマスクとしてＮ型不純物、例え
ば、ヒ素（Ａｓ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０¹⁵／ｃｍ²でイオン注入する。その後、フォ
トレジストを除去する。さらに、Ｐ型埋め込み層５を形
成するため、イオン注入を行う。公知のフォトリソグラ
フィ技術によりＰＮＰトランジスタ部分に開口が設けら
れたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー５０ｋｅＶ、導入
量３×１０¹⁵／ｃｍ²でイオン注入する。その後、フォ
トレジストを除去する。

【０００６】続いて、例えば１１００℃で１時間程度、
水蒸気雰囲気中でアニールすることにより、前工程でＮ
ＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰ
トランジスタ部分に導入されたホウ素をそれぞれ熱拡散
させ、Ｎ型埋め込み層４およびＰ型埋め込み層５を形成
する。このアニール工程において、活性層表面に酸化膜
（図示せず）が形成されるので、アニール後、フッ酸溶
液等を用いたライトエッチングを行って除去する。これ
により、図１５に示すような構造となる。

【０００７】次に、図１７に示すように、活性層である
Ｎ型埋め込み層４およびＰ型埋め込み層５の上層に、例
えば比抵抗１０Ω・ｃｍ、膜厚１５μｍのＮ型エピタキ
シャル層６を成長させる。Ｎ型エピタキシャル層６のＮ
ＰＮ型トランジスタ部分はＮ型コレクタ領域７となり、
Ｎ型エピタキシャル層６のＰＮＰトランジスタ部分は続
く工程により、Ｐ型コレクタ領域８となる。Ｎ型エピタ
キシャル層６上層に、熱酸化法により膜厚５０ｎｍ程度
の酸化膜９を形成する。公知のフォトリソグラフィ技術
によりＰＮＰトランジスタ部分に開口が設けられたフォ
トレジストをマスクとしてＰ型不純物、例えば、ホウ素
（Ｂ）をイオンエネルギー３００ｋｅＶ、導入量８×１
０¹²／ｃｍ²でイオン注入する。不活性ガス雰囲気中
で、例えば１２００℃、７時間程度アニールすることに
より、ＰＮＰトランジスタのＰ型コレクタ領域８が形成
される。これにより、図１６に示すような構造となる。

【０００８】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＰ型不純物、例え
ば、ホウ素（Ｂ）をイオンエネルギー４０ｋｅＶ、導入
量１×１０¹⁴／ｃｍ²でイオン注入する。フォトレジス
トを除去した後、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのベース領域上層に開口が設け
られたフォトレジストをマスクとしてＮ型不純物、例え
ば、リン（Ｐ）をイオンエネルギー６０ｋｅＶ、導入量
１×１０¹⁴／ｃｍ²でイオン注入する。フォトレジスト
除去後、不活性ガス雰囲気中で、例えば９００℃で３０
分程度アニールすることにより、不純物が熱拡散されて
ＮＰＮトランジスタのＰ型ベース領域１０およびＰＮＰ
トランジスタのＮ型ベース領域１１がそれぞれ形成され
る。

【０００９】次に、公知のフォトリソグラフィ技術によ
り、ＮＰＮトランジスタのＮ型エミッタ領域およびＮ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＮ型不純物、例えば、ヒ素（Ａｓ）
をイオンエネルギー１１０ｋｅＶ、導入量５×１０¹⁵／
ｃｍ²でイオン注入する。その後、フォトレジストを除
去する。続いて、公知のフォトリソグラフィ技術によ
り、ＰＮＰトランジスタのＰ型エミッタ領域およびＰ型
コレクタコンタクト上層に開口が設けられたフォトレジ
ストをマスクとしてＰ型不純物、例えば、ホウ素（Ｂ）
をイオンエネルギー４０ｋｅＶ、導入量３×１０¹⁵／ｃ
ｍ²でイオン注入する。フォトレジストを除去後、不活
性ガス雰囲気中で、例えば１０００℃で３０分程度アニ
ールすることにより、不純物が熱拡散されてＮＰＮトラ
ンジスタのＮ型エミッタ領域１２およびＮ型コレクタコ
ンタクト１３、およびＰＮＰトランジスタのＰ型エミッ
タ領域１４およびＰ型コレクタコンタクト１５がそれぞ
れ形成される。これにより、図１８に示すような構造と
なる。

【００１０】その後、ＮＰＮトランジスタ部分の酸化膜
９、Ｎ型コレクタ層７およびＮ型埋め込み層４を、埋め
込み酸化膜２に達するまでエッチングすることにより、
素子分離用のトレンチ１６を形成する。同時に、ＰＮＰ
トランジスタ部分の酸化膜９、Ｐ型コレクタ層８および
Ｐ型埋め込み層５を、埋め込み酸化膜２に達するまでエ
ッチングすることにより、素子分離用のトレンチ１６を
形成する。トレンチ１６の形成は、ＮＰＮトランジスタ
およびＰＮＰトランジスタのコレクトコンタクト１３、
１５の側面が、それぞれトレンチ１６内に露出するよう
にして行う。これにより、図１９に示すような構造とな
る。

【００１１】次に、例えば熱酸化法によりトレンチ１６
の内壁に、膜厚５００ｎｍ程度の酸化膜１７を形成す
る。さらに、ＮＰＮトランジスタおよびＰＮＰトランジ
スタのコレクトコンタクト１３、１５に接する部分の酸
化膜１７をエッチングにより除去する。これにより、図
２０に示すような構造となる。そして、酸化膜１７が形
成されたトレンチ１６に、例えばＣＶＤ法により、ポリ
シリコン１８を埋め込みながら堆積させる。その後、ト
レンチから表出したポリシリコン１８を、例えばリアク
ティブイオンエッチング（ＲＩＥ）によりエッチバック
して、表面を平坦化する。これにより、図２１に示すよ
うな構造となる。

【００１２】ＮＰＮトランジスタのＮ型コレクタコンタ
クト１３に接するトレンチ１６に埋設されたポリシリコ
ン１８にＮ型不純物を導入する。公知のフォトリングラ
フィ技術を用いて、上記のトレンチのみを開口するフォ
トレジストを形成し、フォトレジストをマスクとしてＮ
型不純物、例えばリン（Ｐ）をイオンエネルギー１８０
ｋｅＶ、導入量５×１０¹⁵／ｃｍ²でイオン注入する。
次に、ＰＮＰトランジスタのＰ型コレクタコンタクト１
５に接するトレンチ１６に埋設されたポリシリコン１８
にＰ型不純物を導入する。公知のフォトリングラフィ技
術を用いて、上記のトレンチのみを開口するフォトレジ
ストを形成し、フォトレジストをマスクとしてＰ型不純
物、例えばホウ素（Ｂ）をイオンエネルギー１８０ｋｅ
Ｖ、導入量５×１０¹⁵／ｃｍ²でイオン注入する。

【００１３】続いて、不活性ガス雰囲気中で、例えば１
０００℃で３０分程度アニールすることにより、ＮＰＮ
トランジスタのトレンチからリン（Ｐ）が熱拡散され
て、Ｎ型埋め込み層４とＮ型コレクトコンタクト１３を
接続するＮ型拡散層１８ｎが形成される。同時に、ＰＮ
Ｐトランジスタのトレンチからホウ素（Ｂ）が熱拡散さ
れて、Ｐ型埋め込み層５とＰ型コレクトコンタクト１５
を接続するＰ型拡散層１８Ｐが形成される。ポリシリコ
ン中の不純物の拡散速度は、単結晶シリコン中の不純物
拡散速度に比較して数１０倍大きいため、トレンチ内の
ポリシリコンからコレクタ領域の単結晶シリコン（エピ
タキシャル層）へ短時間で不純物が拡散する。コレクタ
領域に移動した不純物は、単結晶シリコン中の不純物拡
散速度が律速となり、トレンチとの界面に層状に蓄層さ
れるため、Ｎ型拡散層１８ｎおよびＰ型拡散層１８Ｐ
（コレクタウォール）が形成される。これにより、図２
２に示すような構造となる。

【００１４】次に、例えばＣＶＤ法により全面に酸化膜
１９を堆積させる。さらに、全面にフォトレジストを堆
積させ、公知のフォトリソグラフィ技術により電極形成
部分のフォトレジストに開口を設ける。フォトレジスト
をマスクとして、例えばＲＩＥを行い、酸化膜１９およ
び酸化膜９の電極形成部分に開口を設ける。そして、電
極形成部分に開口が設けられた酸化膜１９の全面に、例
えばスパッタリング法によりアルミニウム２０を堆積さ
せる。その後、全面にフォトレジストを堆積させ、公知
のフォトリソグラフィ技術により電極部分以外のフォト
レジストを除去する。フォトレジストをマスクとして、
例えばＲＩＥ法によりアルミニウム２０をパターニング
する。電極形成後、フォトレジストを除去することによ
り、図１５に断面を示すような半導体装置が得られる。

【００１５】上記の構造の半導体装置においては、誘電
体分離技術を用いて、隣接するＮＰＮトランジスタとＰ
ＮＰトランジスタの間の電気的な絶縁分離を行ってい
る。これにより、集積密度を高くすることができ、ま
た、各トランジスタのＰＮ接合の寄生容量も低減できる
ため、高速化に有利となる。また、上記の構造の半導体
装置においては、コレクタ領域７，８の不純物濃度を低
くすることによりベース−コレクタ間耐圧を確保してい
るが、コレクタ領域７，８全体を低不純物濃度とする
と、コレクタの直列抵抗が大きくなり特性が低下する。
そのため、図１５に示されるように、低不純物濃度のコ
レクタ領域７，８側面に、高不純物濃度の埋め込み層
４、５とコレクタコンタクト１３、１５とをそれぞれ接
続するコレクタウォール（Ｎ型拡散層１８ｎ、Ｐ型拡散
層１８Ｐ）を形成する。これにより、バイポーラトラン
ジスタの利点である高速化を生かしながら、バイポーラ
トランジスタの高耐圧化が実現されている。

【００１６】

【発明が解決しようとする課題】従来の半導体集積回路
装置においては、高耐圧化を実現するために低不純物濃
度のコレクタ領域７、８、すなわちＮ型エピタキシャル
層６を厚く形成する必要がある。この場合、上記したよ
うに、Ｎ型エピタキシャル層６表層から不純物を拡散さ
せるために、高温長時間の熱処理が必要でありコレクタ
領域を厚膜化することにはプロセス上限界がある。その
ため、単層エピタキシャル層で形成されたコレクタ領域
の膜厚では、高耐圧化にも限界があり、必要とされる耐
圧が得られないという課題があった。

【００１７】また、従来の半導体集積回路装置の製造方
法においては、１チップ上に隣接して形成されるＮＰＮ
トランジスタと縦型ＰＮＰトランジスタとの誘電体分離
型の相補型トランジスタを実現するためにトレンチを用
いて双方のトランジスタを電気的に絶縁分離していた。
しかし、トレンチでは、エッチングする深さにも限界が
あり、また、エッチングの精度にも難点があるため、高
耐圧化を実現するためのエピタキシャル層の厚膜化に伴
う素子間分離のためのエッチングが困難となる課題があ
った。

【００１８】また、高耐圧化を実現するために低不純物
濃度のコレクタ領域７、８、すなわちＮ型エピタキシャ
ル層６を厚く形成する場合、縦型ＰＮＰトランジスタの
低不純物濃度のコレクタ領域８の形成にあたり、イオン
注入された不純物を高温長時間の熱処理が必要となり、
Ｎ型エピタキシャル層を厚膜化するにはプロセス上限界
があり、コストも高くなる。更に、不純物の拡散深さを
深くするため、高エネルギー、高導入量のイオン注入を
行うと、シリコン基板の結晶欠陥が顕著になるという課
題があった。

【００１９】

【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である半導体集
積回路装置では、支持基板と、前記支持基板上に設けた
多結晶半導体層と、前記多結晶半導体層で分離された一
導電型の低濃度不純物拡散層からなる埋め込み層で形成
される第１の島領域と、逆導電型の低濃度不純物拡散層
からなる埋め込み層で形成される第２の島領域と、前記
第１の島領域の前記多結晶半導体層と隣接した周囲に形
成される一導電型の高濃度不純物拡散層からなる第１の
埋め込み層と、前記第２の島領域の前記多結晶半導体層
と隣接した周囲に形成される逆導電型の高濃度不純物拡
散層からなる第２の埋め込み層と、前記第１の島領域お
よび第２の島領域に形成される導電タイプの異なるトラ
ンジスタとを具備し、前記多結晶半導体層と前記第１お
よび第２の島領域との表面を実質的に平坦に形成するこ
とを特徴とする。

【００２０】本発明の半導体集積回路装置では、好適に
は、前記第１および第２の島領域は、複数層のエピタキ
シャル層の積層により形成されることで、必要に応じて
前記第１および第２の島領域を厚膜化することができ高
耐圧トランジスタを実現することができる。

【００２１】また、上記の目的を達成するために、本発
明の半導体集積回路装置の製造方法は、一導電型の半導
体基板を準備する工程と、前記基板上に複数層の逆導電
型のエピタキシャル層を形成し、前記基板および前記エ
ピタキシャル層に形成した一導電型および逆導電型の埋
め込み層を拡散して連結し、第１および第２の島領域を
形成する工程と、前記第１および第２の島領域の両端部
をＶ溝型にエッチングする工程と、前記第１および第２
の島領域の表面にイオン注入し、前記第１の島領域には
一導電型の高濃度不純物拡散層からなる第１の埋め込み
層を、また、前記第２の島領域には逆導電型の高濃度不
純物拡散層からなる第２の埋め込み層を形成する工程
と、前記第１の埋め込み層の表面にＬＯＣＯＳ酸化膜
を、また、前記第２の埋め込み層の表面に酸化膜を形成
し、該ＬＯＣＯＳ酸化膜および該酸化膜上に多結晶半導
体層を形成する工程と、酸化膜が被覆した支持基板を準
備し、前記多結晶半導体層上に該酸化膜を介して支持基
板を貼り合わせる工程と、前記支持基板を底面とし前記
半導体基板を前記第１および第２の島領域が露出するま
で研磨する工程とを有することを特徴とする。

【００２２】本発明の半導体集積回路装置の製造方法で
は、好適には、前記第１および第２の島領域をエッチン
グする工程は、前記第１および第２の島領域を形成する
低濃度不純物拡散層からなる前記埋め込み層と前記エピ
タキシャル層との境界面を完全に除去し、かつ、膜厚化
された前記第１および第２の島領域の底部まで完全にエ
ッチングし、誘電体分離型の相補型バイポーラトランジ
スタを実現するために、Ｖ溝型にエッチングする工程で
あることを特徴とする。

【００２３】本発明の半導体集積回路装置の製造方法で
は、好適には、基板表面にイオン注入を行ってコレクタ
取り出し拡散層を形成する場合に比較して、エピタキシ
ャル層表面にイオン注入を行うため、明らかに基板にお
ける結晶欠陥の発生を低減させることができる。

【００２４】また、上記の目的を達成するために、本発
明の半導体集積回路装置の製造方法は、一導電型の半導
体基板を準備する工程と、前記基板上に複数層の逆導電
型のエピタキシャル層を形成し、前記基板および前記エ
ピタキシャル層に形成した一導電型および逆導電型の埋
め込み層を拡散して連結し、第１および第２の島領域を
形成する工程と、前記第１および第２の島領域の両端部
をＶ溝型にエッチングし、前記第１の島領域と前記第２
の島領域との間にダミー島領域を形成する工程と、前記
第１の島領域、前記第２の島領域および前記ダミー領域
上に一様に酸化膜を形成する工程と、前記第１の島領
域、前記第２の島領域および前記ダミー領域上に一様に
耐酸化マスク層を形成する工程と、前記第２の島領域お
よび前記ダミー島領域までの前記耐酸化マスク層を選択
的に残し、前記耐酸化マスク層をマスクとして、前記第
１の島領域上の前記酸化膜上から一導電型の高濃度不純
物をイオン注入する工程と、前記一導電型の高濃度不純
物を拡散させると同時に選択酸化してＬＯＣＯＳ酸化膜
を形成する工程と、前記第２の島領域上の前記耐酸化マ
スク層を除去し、前記ＬＯＣＯＳ酸化膜を前記第１の島
領域上のマスクとして、前記第２の島領域上の前記酸化
膜上から逆導電型の高濃度不純物をイオン注入する工程
と、前記逆導電型の高濃度不純物を拡散させる工程とを
有することを特徴とする。

【００２５】本発明の半導体集積回路装置の製造方法で
は、好適には、前記ダミー島領域は、該ダミー島領域上
に前記一導電型および逆導電型の高濃度不純物の境界面
を形成し、前記第１および第２の島領域への必要でない
前記高濃度不純物の形成を防ぐことで電気的影響を極力
低減することができる。

【００２６】

【発明の実施の形態】以下に本発明の半導体集積回路装
置およびその製造方法の実施の形態について図面を参照
しながら詳細に説明する。

【００２７】図１は、高耐圧ＮＰＮトランジスタ２１お
よび高耐圧縦型ＰＮＰトランジスタ２２が多結晶シリコ
ン４２を介して、誘電体分離型の相補型バイポーラトラ
ンジスタとして形成されたＩＣの断面図である。

【００２８】本発明の半導体集積回路装置は、シリコン
酸化膜４３が被覆した支持基板４４上には多結晶シリコ
ン４２が形成されている。ここで、支持基板４４は、シ
リコン酸化膜４３を介して１１００℃〜１２００℃で２
時間程度の熱処理を加えることで多結晶シリコン４２と
貼り合わせられている。そして、多結晶シリコン４２を
介して誘電体分離型の相補型のバイポーラトランジスタ
が形成される。

【００２９】高耐圧ＮＰＮトランジスタ２１では、コレ
クタ領域３２を囲むようにシリコン酸化膜３９およびＮ
⁺型の埋め込み層３８が形成さている。そして、コレク
タ領域３２にはＮ⁺型の拡散領域４７がコレクタ導出領
域として、Ｐ型の拡散領域４５がベース領域としておよ
びＮ⁺型の拡散領域４９がエミッタ領域として形成され
る。このとき、コレクタ導出領域４７がＮ⁺型の埋め込
み層３８と連結して形成されることでＮ⁺型の高濃度層
を形成し、高耐圧ＮＰＮトランジスタ２１のコレクタ抵
抗を低減した構造を有する。

【００３０】高耐圧縦型ＰＮＰトランジスタ２２では、
コレクタ領域３３を囲むようにシリコン酸化膜４１およ
びＰ⁺型の埋め込み層４０が形成さている。そして、コ
レクタ領域３３にはＰ⁺型の拡散領域４８がコレクタ導
出領域として、Ｎ⁺型のウェル領域４６がベース領域と
しておよびＰ⁺型の拡散領域５０がエミッタ領域として
形成される。このとき、コレクタ導出領域４８がＰ⁺型
の埋め込み層４０と連結して形成されることでＰ⁺型の
高濃度層を形成し、高耐圧ＰＮＰトランジスタ２２のコ
レクタ抵抗を低減した構造を有する。

【００３１】ここで、図には示さなかったが、他の周辺
回路とを一体化してモノリシックに形成する場合は、こ
れらの素子上にＡｌによる電極配線、ポリイミド系絶縁
膜による層間絶縁膜、ポリイミド系のジャケット・コー
ト等が形成される。

【００３２】上記した本発明の半導体集積回路装置で
は、Ｎ^-型およびＰ^-型のコレクタ領域３２、３３の周囲
にＮ⁺型およびＰ⁺型の埋め込み層３８、４０を形成し、
コレクタ導出領域４７、４８と連結させる。このこと
で、Ｎ⁺型およびＰ⁺型の高濃度層を形成しコレクタ抵抗
を低減させ、コレクタ領域３２、３３の厚層化を実現す
ることができ、その結果、高耐圧の相補型バイポーラト
ランジスタを形成することができる。

【００３３】具体的には、図１４に本発明の半導体集積
回路装置の誘電体分離型の相補型トランジスタにおける
コレクタ領域膜厚と耐圧との関係を示した。この特性図
が示すように、コレクタ領域の膜厚が９０μｍではコレ
クターエミッタ間耐圧Ｖceoは３００Ｖを得ることがで
き、高耐圧の相補型バイポーラトランジスタを形成する
ことができる。また、コレクターエミッタ間耐圧Ｖceo
を２５０Ｖ以上得るためにはコレクタ領域の膜厚は６０
μｍ程度以上必要とされ、トレンチを用いた製造方法で
の限界を遙かに超えた膜厚となる。

【００３４】更に、本発明の半導体集積回路装置は、上
記したように、ＮＰＮトランジスタ２１とＰＮＰトラン
ジスタ２２とが、多結晶シリコン４２を介して確実に誘
電体分離されるため、互いのトランジスタ２１、２２に
よる影響および寄生トランジスタの発生を抑制すること
ができ、より高周波に適した半導体集積回路装置とな
る。

【００３５】更に、結晶軸（１００）のＰ型の単結晶シ
リコン基板２３は、比抵抗５０Ω・ｃｍの基板を使用
し、この基板２３上にエピタキシャル層を積層しトラン
ジスタ形成領域を形成する。このとき、比抵抗の小さい
基板２３を用いたことで、空乏層の広がりが大きくなり
この幅をもって高耐圧に耐えることができる。

【００３６】次に、図１に示した本発明の半導体集積回
路装置の製造方法について、図２〜図１３を参照にして
説明する。

【００３７】先ず、図２に示すように、厚さ６５０μｍ
程度のＰ型の単結晶シリコン基板２３を準備し、この基
板２３の表面を熱酸化して酸化膜を形成し、酸化膜をホ
トエッチングして選択マスクとする。そして、基板２３
表面にＮ^-型の第１埋め込み層２４を形成するリン
（Ｐ）およびＰ^-型の第１埋め込み層２５を形成するボ
ロン（Ｂ）をイオン注入し、拡散する。

【００３８】次に、図３に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って基板２３に１１４０℃程度の高温を与えると共に反
応管内にＳｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することに
より、ＮまたはＮ^-の第１エピタキシャル層２６を１８
〜２２μｍ成長させる。そして、第１エピタキシャル層
２６の表面を熱酸化して酸化膜を形成し、酸化膜をホト
エッチングしてそれぞれの選択マスクとする。そして、
第１エピタキシャル層２６表面にＮ^-型の第２埋め込み
層２７を形成するリン（Ｐ）およびＰ^-型の第２埋め込
み層２８を形成するボロン（Ｂ）をイオン注入し、拡散
する。

【００３９】次に、図４に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、基板２３をエピタキ
シャル成長装置のサセプタ上に配置し、ランプ加熱によ
って１１４０℃程度の高温を与えると共に反応管内にＳ
ｉＨ₂Ｃｌ₂ガスとＨ₂ガスを導入することにより、Ｎま
たはＮ^-の第２エピタキシャル層２９を１８〜２２μｍ
成長させる。このとき、同時に、Ｎ^-型の第１および第
２の埋め込み層２４、２７、Ｐ^-型の第１および第２の
埋め込み層２５、２８を拡散させ、連結させる。そし
て、第１エピタキシャル層２６上に第２エピタキシャル
層２９、第３エピタキシャル層３０および第４エピタキ
シャル層３１まで形成するが、上記したように各エピタ
キシャル層についても同様に、Ｎ^-型およびＰ^-型の埋め
込み層をイオン注入により形成し、およそ１２５０℃の
高温で１６時間程度拡散させ、各々の埋め込み層を連結
させる。その結果、ＮＰＮトランジスタ２１のＮ^-型の
コレクタ領域３２およびＰＮＰトランジスタ２２のＰ^-
型のコレクタ領域３３が形成される。

【００４０】ここで、Ｎ型の不純物としてリン（Ｐ）、
Ｐ型の不純物としてボロン（Ｂ）を使用したのは、拡散
速度の速い不純物を用いることで短い熱処理時間で、埋
め込み層の連結を確実にするためである。

【００４１】次に、図５に示すように、第４エピタキシ
ャル層３１の表面を熱酸化して酸化膜を形成し、酸化膜
をホトエッチングして選択マスクとする。このとき、１
チップに近接して形成されるＮＰＮトランジスタ２１と
ＰＮＰトランジスタ２２との干渉による影響を低減する
ために、また、寄生トランジスタの発生を抑制するため
に、ＮＰＮトランジスタ２１が形成されるＮ^-型のコレ
クタ領域３２とＰＮＰトランジスタ２２が形成されるＰ
^-型のコレクタ領域３３との素子間分離を実現する必要
がある。また、次工程のセルフアラインメント工程で用
いられる公知のフォトリングラフィ技術との兼ね合いも
あり、Ｎ^-型のコレクタ領域３２とＰ^-型のコレクタ領域
３３との間にダミー島領域３４が形成される。そして、
第１エピタキシャル層２６、第２エピタキシャル層２
９、第３エピタキシャル層３０、第４エピタキシャル層
３１および基板２３のＮ^-型の第１埋め込み層２４およ
びＰ^-型の第１埋め込み層２５が拡散している部分より
深くエッチングすることにより、素子間分離用のＶ型の
溝が形成される。

【００４２】次に、図６に示すように、選択マスクとし
て用いた酸化膜を全て除去した後、図に示すように全面
にシリコン酸化膜３５が堆積され、更に、その上にシリ
コン窒化膜３６が全面に堆積される。そして、Ｎ^-型の
コレクタ領域３２の表面にＮ⁺型の埋め込み層３８を形
成するために、全面にフォトレジスト（図示せず）を堆
積させ、公知のフォトリソグラフィ技術により、Ｐ^-型
のコレクタ領域３３およびダミー島領域３４上のシリコ
ン窒化膜３６およびフォトレジスト３７を残して除去さ
れる。

【００４３】次に、図７に示すように、Ｎ^-型のコレク
タ領域３２の周囲にＮ⁺型の埋め込み層３８を形成する
ために、例えば、ヒ素（Ａｓ）をイオンエネルギー４０
ｋｅＶ、導入量３．０×１０¹⁵／ｃｍ²でイオン注入す
る。そして、イオン注入されたヒ素（Ａｓ）を拡散させ
ることで、Ｎ⁺型の埋め込み層３８がＮ^-型のコレクタ領
域３２の周囲に形成される。このとき、同時にシリコン
酸化膜も選択的に酸化させ、厚さ０．３〜０．４μｍ程
度のＬＯＣＯＳ酸化膜３９を形成する。その後、選択マ
スクとして用いたシリコン窒化膜３６およびフォトレジ
スト３７を全て除去する。

【００４４】次に、図８に示すように、Ｐ^-型のコレク
タ領域３３の周囲にＰ⁺型の埋め込み層４０を形成する
ために、例えば、ボロン（Ｂ）をイオンエネルギー４０
ｋｅＶ、導入量３．０×１０¹⁵／ｃｍ²でイオン注入す
る。このとき、Ｎ^-型のコレクタ領域３２には、ＬＯＣ
ＯＳ酸化膜３９がマスクの役割を果たすため、ボロン
（Ｂ）はイオン注入されない。

【００４５】次に、図９に示すように、イオン注入され
たボロン（Ｂ）を拡散させることで、Ｐ⁺型の埋め込み
層４０がＰ^-型のコレクタ領域３３の周囲に形成され
る。このとき、Ｐ^-型のコレクタ領域３３上にはＬＯＣ
ＯＳ酸化膜を形成する必要はなく、図に示したように、
ＬＯＣＯＳ酸化膜３９と酸化膜４１とは段差のある形状
のままである。ここで、Ｎ⁺型の埋め込み層３８とＰ⁺型
の埋め込み層４０とがダミー島領域３４上で接するが、
ダミー島領域３４には半導体素子は何も形成されず、ま
た、ＮＰＮトランジスタ２１とＰＮＰトランジスタ２２
とも誘電体分離されるため問題は無い。

【００４６】次に、図１０に示すように、シリコン酸化
膜３９、４１上に多結晶シリコン４２を１２４０℃程度
の高温中で１時間程度で１５０μｍ程度になるよう堆積
させる。その後、多結晶シリコン４２は、膜厚の薄いと
ころでも３０μｍ程度になるように研磨により平坦化さ
れ、酸化膜４２が被覆されたウェハを支持基板４４とし
て貼り合わせ１１００℃〜１２００℃で２時間程度の熱
処理を加えることで支持基板４４は確実に貼り合わされ
る。ここで、支持基板４４は次工程における研磨工程に
耐える事ができる材料であれば良く、特に導電性の材料
で無くても良い。

【００４７】次に、図１１に示すように、表裏をひっく
り返し単結晶シリコン基板２３が表面に支持基板４４が
底面になるようにする。そして、シリコン基板２３の表
面からＮ^-型のコレクタ領域３２およびＰ^-型のコレクタ
領域３３が露出するまで５８０μｍ程度シリコン基板２
３を研磨する。このとき、Ｎ^-型のコレクタ領域３２、
Ｐ^-型のコレクタ領域３３およびダミー島領域３４と
は、多結晶シリコン４２を介して誘電体分離された構造
となる。また、この工程によりＮ^-型のコレクタ領域３
２およびＰ^-型のコレクタ領域３３は、６０〜８０μｍ
程度の膜厚に形成される。

【００４８】次に、図１２に示すように、Ｎ^-型のコレ
クタ領域３２にＰ型の拡散領域４５をベース領域として
形成し、また、Ｐ^-型のコレクタ領域３３にイオン注入
によりＮ⁺型のウェル領域４６をベース領域として形成
する。

【００４９】次に、図１３に示したように、Ｎ^-型のコ
レクタ領域３２およびＰ^-型のコレクタ領域３３の表面
を熱酸化して酸化膜を形成し、酸化膜をホトエッチング
して選択マスクとする。そして、Ｎ^-型のコレクタ領域
３２にＮ⁺型の拡散領域４７をコレクタ導出領域として
形成するヒ素（Ａｓ）およびＰ⁺型の拡散領域４８をコ
レクタ導出領域として形成するボロン（Ｂ）をデポジシ
ョンし、拡散する。そして、同時に、Ｐ型の拡散領域４
５にＮ⁺型拡散領域４９をエッミタ領域として形成する
ことで、ＮＰＮトランジスタ２１が形成される。また、
Ｎ⁺型のウェル領域４６にＰ⁺型拡散領域５０をエッミタ
領域として形成することで、ＰＮＰトランジスタ２２が
形成される。

【００５０】この工程において、Ｎ⁺型の埋め込み層３
８およびＰ⁺型の埋め込み層４０は、Ｖ溝型エッチング
の傾斜に沿って表面まで形成されているので、Ｎ⁺型の
コレクタ導出領域４７およびＰ⁺型のコレクタ導出領域
４８は、短い拡散時間でＮ⁺型の埋め込み層３８および
Ｐ⁺型の埋め込み層４０と連結することができる。ま
た、Ｎ⁺型のコレクタ導出領域４５およびＰ⁺型のコレク
タ導出領域４６のマスクずれがあったとしても、Ｎ⁺型
の埋め込み層３８およびＰ⁺型の埋め込み層４０は、Ｖ
溝型エッチングの傾斜に沿って表面まで形成されている
ので、拡散時間の調整で容易に両者を連結させることが
できる。このことにより、Ｎ⁺型のコレクタ導出領域４
５およびＰ⁺型のコレクタ導出領域４６は、それぞれＮ⁺
型の埋め込み層３８およびＰ⁺型の埋め込み層と連結
し、コレクタ抵抗が低減された構造となる。

【００５１】その後、全面に酸化膜が堆積され、電極形
成部に開口が設けられた酸化上からアルミニウムが堆積
し電極５１を形成する。これにより、図１に示すような
半導体集積回路装置の構造となる。

【００５２】以上に述べた実施については、エピタキシ
ャル層が４層積層された構造について説明したが、使用
目的に応じて積層されるエピタキシャル層の段数が変わ
っても、上記した半導体集積回路装置と同様な効果を得
ることができる。

【００５３】

【発明の効果】本発明によれば、半導体集積回路装置に
おいて、低濃度層のコレクタ領域の周囲に高濃度層の埋
め込み層を形成し、高濃度コレクタ導出領域と連結させ
ることで、高濃度層領域を形成しコレクタ抵抗を低減さ
せることができ、コレクタ領域の厚膜化を実現すること
ができ、高耐圧に富んだ半導体集積回路装置が実現でき
る。具体的には、コレクターエミッタ間耐圧Ｖceoを２
５０Ｖ以上得るためにはコレクタ領域の膜厚は６０μｍ
程度以上必要であり、トレンチを用いた製造方法では形
成することができない高耐圧の素子を形成することがで
きる。

【００５４】また、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域を形成する工程において、
エピタキシャル層を多層積層することで形成するため、
コレクタ領域の厚層化が実現することができ、高耐圧に
富んだ半導体集積回路装置の製造方法が実現できる。

【００５５】更に、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域をエッチングする工程にお
いて、Ｖ溝型にエッチングすることで深部まで精度よく
エッチングすることができ、多結晶シリコンにより確実
に誘電体分離がされることで、互いのトランジスタの影
響を低減することができる半導体集積回路装置の製造方
法が実現できる。

【００５６】更に、本発明の半導体集積回路装置の製造
方法によれば、コレクタ領域をエッチングする工程にお
いて、Ｖ溝型にエッチングすることでコレクタ領域の側
面に傾斜をつけることができ、コレクタ領域の周囲に高
濃度の埋め込み層を１度に形成することができ、極めて
量産性に富んだ半導体集積回路装置の製造方法が実現で
きる。

【００５７】更に、本発明の半導体集積回路装置の製造
方法によれば、相補型のトランジスタのコレクタ導出領
域の形成する工程において、Ｖ溝型にエッチングするこ
とで高濃度埋め込み層が傾斜をもって形成されるので、
コレクタ導出領域をほとんど拡散せずに、該高濃度埋め
込み層と連結させることができ、また、エミッタ領域と
同工程で形成することができ、極めて量産性に富んだ半
導体集積回路装置の製造方法が実現できる。

【００５８】更に、本発明の半導体集積回路装置の製造
方法によれば、高濃度の埋め込み層を形成する工程にお
いて、セルフアライメント技術を用いることで、フォト
レジスト工程を１工程省略することができ、極めて量産
性に富んだ半導体集積回路装置の製造方法が実現でき
る。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置を説明する断面図
である。

【図２】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図３】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図４】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図５】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図６】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図７】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図８】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図９】本発明の半導体集積回路装置の製造方法を説明
する断図面である。

【図１０】本発明の半導体集積回路装置の製造方法を説
明する断図面である。

【図１１】本発明の半導体集積回路装置の製造方法を説
明する断図面である。

【図１２】本発明の半導体集積回路装置の製造方法を説
明する断図面である。

【図１３】本発明の半導体集積回路装置の製造方法を説
明する断図面である。

【図１４】本発明の半導体集積回路装置の誘電体分離型
の相補型トランジスタにおけるコレクタ領域膜厚と耐圧
との関係を示す特性図である。

【図１５】従来の半導体集積回路装置を説明する断面図
である。

【図１６】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図１７】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図１８】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図１９】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図２０】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図２１】従来の半導体集積回路装置の製造方法を説明
する断図面である。

【図２２】従来の半導体集積回路装置の製造方法を説明
する断図面である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/73 (72)発明者 大川 重明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 畑 博嗣 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 藤沼 近雄 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 Ｆターム(参考） 5F003 AP00 AP06 AZ03 BA27 BA96 BC01 BC05 BC08 BG03 BJ03 BP31 BP36 BP48 BP94 5F032 AA09 AA13 AA40 AA44 AA77 AA82 BA05 CA01 CA03 CA11 CA18 CA24 DA12 DA71 DA78 5F082 AA02 AA25 AA26 BA04 BA06 BA11 BA12 BA21 BA23 BC04 CA06 EA10 EA22

Claims (10)

【特許請求の範囲】
1. 【請求項１】 支持基板と、 前記支持基板上に設けた多結晶半導体層と、 前記多結晶半導体層で分離された一導電型の低濃度不純
   物拡散層からなる埋め込み層で形成される第１の島領域
   と、 逆導電型の低濃度不純物拡散層からなる埋め込み層で形
   成される第２の島領域と、 前記第１の島領域の前記多結晶半導体層と隣接した周囲
   に形成される一導電型の高濃度不純物拡散層からなる第
   １の埋め込み層と、 前記第２の島領域の前記多結晶半導体層と隣接した周囲
   に形成される逆導電型の高濃度不純物拡散層からなる第
   ２の埋め込み層と、 前記第１の島領域および第２の島領域に形成される導電
   タイプの異なるトランジスタとを具備し、 前記多結晶半導体層と前記第１および第２の島領域との
   表面を実質的に平坦に形成することを特徴とする半導体
   集積回路装置。
2. 【請求項２】 前記第１および第２の島領域は、複数層
   のエピタキシャル層で形成されることを特徴とする請求
   項１記載の半導体集積回路装置。
3. 【請求項３】 前記第１および第２の島領域の膜厚は、
   トレンチ形成可能な厚さよりも厚く形成されることを特
   徴とする請求項１記載の半導体集積回路装置。
4. 【請求項４】 前記第１の島領域に形成される前記一導
   電タイプのトランジスタはＮＰＮトランジスタであり、
   また、前記第２の島領域に形成される前記逆導電タイプ
   のトランジスタは縦型ＰＮＰトランジスタであることを
   特徴とする請求項１記載した半導体集積回路装置。
5. 【請求項５】 一導電型の半導体基板を準備する工程
   と、 前記基板上に複数層の逆導電型のエピタキシャル層を形
   成し、前記基板および前記エピタキシャル層に形成した
   一導電型および逆導電型の埋め込み層を拡散して連結
   し、第１および第２の島領域を形成する工程と、 前記第１および第２の島領域の両端部をＶ溝型にエッチ
   ングする工程と、 前記第１および第２の島領域の表面にイオン注入し、前
   記第１の島領域には一導電型の高濃度不純物拡散層から
   なる第１の埋め込み層を、また、前記第２の島領域には
   逆導電型の高濃度不純物拡散層からなる第２の埋め込み
   層を形成する工程と、 前記第１の埋め込み層の表面にＬＯＣＯＳ酸化膜を、ま
   た、前記第２の埋め込み層の表面に酸化膜を形成し、該
   ＬＯＣＯＳ酸化膜および該酸化膜上に多結晶半導体層を
   形成する工程と、 酸化膜が被覆した支持基板を準備し、前記多結晶半導体
   層上に該酸化膜を介して支持基板を貼り合わせる工程
   と、 前記支持基板を底面とし前記半導体基板を前記第１およ
   び第２の島領域が露出するまで研磨する工程とを有する
   ことを特徴とする半導体集積回路装置の製造方法。
6. 【請求項６】 露出した前記第１の島領域および第２の
   島領域に導電タイプの異なるトランジスタを形成するこ
   とを特徴とする請求項５記載の半導体集積回路装置の製
   造方法。
7. 【請求項７】 前記第１および第２の島領域の両端部を
   Ｖ溝型にエッチングする工程は、前記第１の島領域と前
   記第２の島領域との間にダミー島領域を形成することを
   特徴とする請求項５記載の半導体集積回路装置の製造方
   法。
8. 【請求項８】 前記半導体基板は、比抵抗の小さい基板
   からなることを特徴とする請求項５記載の半導体集積回
   路装置の製造方法。
9. 【請求項９】 前記第１の島領域にＮＰＮトランジスタ
   を、前記第２の島領域に縦型ＰＮＰトランジスタを形成
   することを特徴とする請求項５記載の半導体集積回路装
   置の製造方法。
10. 【請求項１０】 一導電型の半導体基板を準備する工程
    と、 前記基板上に複数層の逆導電型のエピタキシャル層を形
    成し、前記基板および前記エピタキシャル層に形成した
    一導電型および逆導電型の埋め込み層を拡散して連結
    し、第１および第２の島領域を形成する工程と、 前記第１および第２の島領域の両端部をＶ溝型にエッチ
    ングし、前記第１の島領域と前記第２の島領域との間に
    ダミー島領域を形成する工程と、 前記第１の島領域、前記第２の島領域および前記ダミー
    領域上に一様に酸化膜を形成する工程と、 前記第１の島領域、前記第２の島領域および前記ダミー
    領域上に一様に耐酸化マスク層を形成する工程と、 前記第２の島領域および前記ダミー島領域までの前記耐
    酸化マスク層を選択的に残し、前記耐酸化マスク層をマ
    スクとして、前記第１の島領域上の前記酸化膜上から一
    導電型の高濃度不純物をイオン注入する工程と、 前記一導電型の高濃度不純物を拡散させると同時に選択
    酸化してＬＯＣＯＳ酸化膜を形成する工程と、 前記第２の島領域上の前記耐酸化マスク層を除去し、前
    記ＬＯＣＯＳ酸化膜を前記第１の島領域上のマスクとし
    て、前記第２の島領域上の前記酸化膜上から逆導電型の
    高濃度不純物をイオン注入する工程と、 前記逆導電型の高濃度不純物を拡散させる工程とを有す
    ることを特徴とする半導体集積回路装置の製造方法。