JPH04280423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04280423A JPH04280423A JP4214591A JP4214591A JPH04280423A JP H04280423 A JPH04280423 A JP H04280423A JP 4214591 A JP4214591 A JP 4214591A JP 4214591 A JP4214591 A JP 4214591A JP H04280423 A JPH04280423 A JP H04280423A
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- 239000004065 semiconductor Substances 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 60
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000009792 diffusion process Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 21
- 239000012808 vapor phase Substances 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 42
- 239000010703 silicon Substances 0.000 abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 41
- 238000005530 etching Methods 0.000 abstract description 6
- 238000000926 separation method Methods 0.000 abstract description 5
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 239000000126 substance Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 69
- 235000012431 wafers Nutrition 0.000 description 18
- 238000002955 isolation Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000000605 extraction Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- FAIAAWCVCHQXDN-UHFFFAOYSA-N phosphorus trichloride Chemical compound ClP(Cl)Cl FAIAAWCVCHQXDN-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は絶縁層を介して半導体基
板上に形成された半導体層を利用して製造されるＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ） 構造
の半導体装置における前記半導体基板と半導体層の間の
電気的接続手段の形成方法に関する。
板上に形成された半導体層を利用して製造されるＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ） 構造
の半導体装置における前記半導体基板と半導体層の間の
電気的接続手段の形成方法に関する。
【０００２】
【従来の技術】高速化， 低消費電力化， および，
ラッチアップフリーのＣＭＯＳが可能であること等の利
点から，ＳＯＩ構造の半導体装置の実用化が進められて
いるが， このための基板としては， 例えば熱酸化膜
が形成されたシリコンウエハを別のシリコンウエハと張
り合わせ， 一方のシリコンウエハを数μｍ 程度に薄
くしたもの， さらに， この薄くされたシリコン層上
に数μｍ 程度のシリコンをエピタキシャル成長させた
もの等が有望視されている。上記薄いシリコン層をトレ
ンチアイソレーション技術を用いて島状の領域に分離し
， 個々の島状シリコン領域に半導体装置を形成する。 この場合， シリコンウエハに所定の電位を印加するた
めの電極を，シリコン層側に設けるために， 下地のシ
リコンウエハとの電気的接続手段（基板コンタクト）が
必要となる。通常は， シリコン層および熱酸化膜を貫
通する溝を形成し，この中にシリコンウエハと同じ導電
型の多結晶シリコンを化学気相成長法により埋め込む方
法が採られる。
ラッチアップフリーのＣＭＯＳが可能であること等の利
点から，ＳＯＩ構造の半導体装置の実用化が進められて
いるが， このための基板としては， 例えば熱酸化膜
が形成されたシリコンウエハを別のシリコンウエハと張
り合わせ， 一方のシリコンウエハを数μｍ 程度に薄
くしたもの， さらに， この薄くされたシリコン層上
に数μｍ 程度のシリコンをエピタキシャル成長させた
もの等が有望視されている。上記薄いシリコン層をトレ
ンチアイソレーション技術を用いて島状の領域に分離し
， 個々の島状シリコン領域に半導体装置を形成する。 この場合， シリコンウエハに所定の電位を印加するた
めの電極を，シリコン層側に設けるために， 下地のシ
リコンウエハとの電気的接続手段（基板コンタクト）が
必要となる。通常は， シリコン層および熱酸化膜を貫
通する溝を形成し，この中にシリコンウエハと同じ導電
型の多結晶シリコンを化学気相成長法により埋め込む方
法が採られる。
【０００３】
【発明が解決しようとする課題】しかしながら， 不純
物をドープした多結晶シリコンが上記溝内に充分に埋め
込まれない場合が生じてきた。これは， 低抵抗化する
ためには上記基板コンタクトの断面積が大きいことが望
ましいが， このために溝の開口面積を大きくすると，
多結晶シリコンの埋め込むために長時間を要し，かつ，
溝の周囲のシリコン層上に堆積する多結晶シリコン層の
厚さが必要以上に大きくなる等の問題がある。したがっ
て， 図４に示すように， １〜１．５ μｍ 程度の
開口寸法を有する溝８を複数近接して形成するのである
が， このような開口寸法の溝８内部には， 不純物を
ドープした多結晶シリコン層９のカバレッジが充分でな
く， 空洞が生じた状態になる。その結果， 基板コン
タクトの抵抗が大きくなってしまう問題があった。
物をドープした多結晶シリコンが上記溝内に充分に埋め
込まれない場合が生じてきた。これは， 低抵抗化する
ためには上記基板コンタクトの断面積が大きいことが望
ましいが， このために溝の開口面積を大きくすると，
多結晶シリコンの埋め込むために長時間を要し，かつ，
溝の周囲のシリコン層上に堆積する多結晶シリコン層の
厚さが必要以上に大きくなる等の問題がある。したがっ
て， 図４に示すように， １〜１．５ μｍ 程度の
開口寸法を有する溝８を複数近接して形成するのである
が， このような開口寸法の溝８内部には， 不純物を
ドープした多結晶シリコン層９のカバレッジが充分でな
く， 空洞が生じた状態になる。その結果， 基板コン
タクトの抵抗が大きくなってしまう問題があった。
【０００４】また，通常，溝８内の側壁面には熱酸化膜
（図示省略）が形成されるが，この熱酸化膜をエッチン
グ除去する際のサイドエッチングを利用して，隣接する
溝８間の熱酸化膜２を除去し， この熱酸化膜２が除去
された空間にも上記不純物がドープされた多結晶シリコ
ン層９を埋め込むことにより，シリコン層３とシリコン
ウエハ１との接触面積を大きくすることが目論見られて
いるが， 上述のような理由により，多結晶シリコン層
の埋め込みが極めて困難とされている。なお， 同図に
おいて，符号６は前記島状のシリコン層３を分離するた
めの分離溝である。
（図示省略）が形成されるが，この熱酸化膜をエッチン
グ除去する際のサイドエッチングを利用して，隣接する
溝８間の熱酸化膜２を除去し， この熱酸化膜２が除去
された空間にも上記不純物がドープされた多結晶シリコ
ン層９を埋め込むことにより，シリコン層３とシリコン
ウエハ１との接触面積を大きくすることが目論見られて
いるが， 上述のような理由により，多結晶シリコン層
の埋め込みが極めて困難とされている。なお， 同図に
おいて，符号６は前記島状のシリコン層３を分離するた
めの分離溝である。
【０００５】したがって本発明の目的は， 上記基板コ
ンタクト用の溝および溝間の熱酸化膜を除去した空間に
，不純物ドープした多結晶シリコンを埋め込むことを可
能とし，これにより低抵抗の基板コンタクトを有するＳ
ＯＩ 構造の半導体装置を製造可能とする方法を提供す
ることである。
ンタクト用の溝および溝間の熱酸化膜を除去した空間に
，不純物ドープした多結晶シリコンを埋め込むことを可
能とし，これにより低抵抗の基板コンタクトを有するＳ
ＯＩ 構造の半導体装置を製造可能とする方法を提供す
ることである。
【０００６】
【課題を解決するための手段】上記目的は， 導電性を
有する半導体基板の一表面に絶縁層を介して半導体層を
形成したのち該半導体層および絶縁層を貫通して該基板
表面に達する溝を形成し， 該溝の内壁にノンドープの
第１の多結晶シリコン層を形成し， 該第１の多結晶シ
リコン層に所定の不純物を導入して該第１の多結晶シリ
コン層に所定の導電性を付与し， 該溝内にノンドープ
の第２の多結晶シリコン層を成長させて該溝を埋め込む
諸工程を含むことを特徴とする本発明に係る半導体装置
の製造方法， または， 導電性を有する半導体基板の
一表面に絶縁層を介して半導体層を形成したのち該半導
体層および絶縁層を貫通して該基板表面に達する溝を形
成し， 該溝の内壁に所定の不純物を導入し， 該溝内
にノンドープの多結晶シリコン層を成長させて該溝を埋
め込み， 該溝の内壁に導入した該不純物を該ノンドー
プの多結晶シリコン層中に拡散させて該多結晶シリコン
層に所定の導電性を付与する諸工程を含むことを特徴と
する本発明に係る半導体装置の製造方法， または，
上記において， 前記溝を互いに近接させて複数形成し
， 近接した該溝間に残留する前記半導体層の直下の前
記絶縁層を除去する工程を含むことを特徴する本発明に
係る半導体装置の製造方法のいずれかによって達成され
る。
有する半導体基板の一表面に絶縁層を介して半導体層を
形成したのち該半導体層および絶縁層を貫通して該基板
表面に達する溝を形成し， 該溝の内壁にノンドープの
第１の多結晶シリコン層を形成し， 該第１の多結晶シ
リコン層に所定の不純物を導入して該第１の多結晶シリ
コン層に所定の導電性を付与し， 該溝内にノンドープ
の第２の多結晶シリコン層を成長させて該溝を埋め込む
諸工程を含むことを特徴とする本発明に係る半導体装置
の製造方法， または， 導電性を有する半導体基板の
一表面に絶縁層を介して半導体層を形成したのち該半導
体層および絶縁層を貫通して該基板表面に達する溝を形
成し， 該溝の内壁に所定の不純物を導入し， 該溝内
にノンドープの多結晶シリコン層を成長させて該溝を埋
め込み， 該溝の内壁に導入した該不純物を該ノンドー
プの多結晶シリコン層中に拡散させて該多結晶シリコン
層に所定の導電性を付与する諸工程を含むことを特徴と
する本発明に係る半導体装置の製造方法， または，
上記において， 前記溝を互いに近接させて複数形成し
， 近接した該溝間に残留する前記半導体層の直下の前
記絶縁層を除去する工程を含むことを特徴する本発明に
係る半導体装置の製造方法のいずれかによって達成され
る。
【０００７】
【作用】不純物がドープされていない多結晶シリコンを
， 微細な開口面積を有する溝および溝間の隙間に化学
気相成長させる。不純物がドープされていない多結晶シ
リコン層はカバレッジが良好なため， 微細な開口面積
を有する溝内にも良好に成長する。次いで， この多結
晶シリコンに所定の不純物を気相拡散させることによっ
て低抵抗化した基板コンタクトを得ることができる。な
お， 多結晶シリコンの化学気相成長の前に， あらか
じめ溝の内壁に所定不純物を気相拡散させておいてもよ
い。
， 微細な開口面積を有する溝および溝間の隙間に化学
気相成長させる。不純物がドープされていない多結晶シ
リコン層はカバレッジが良好なため， 微細な開口面積
を有する溝内にも良好に成長する。次いで， この多結
晶シリコンに所定の不純物を気相拡散させることによっ
て低抵抗化した基板コンタクトを得ることができる。な
お， 多結晶シリコンの化学気相成長の前に， あらか
じめ溝の内壁に所定不純物を気相拡散させておいてもよ
い。
【０００８】
【実施例】図１および図２は本発明の一実施例の工程説
明図であって，既掲の図面における部分と同じものは，
同一符号を付してある。
明図であって，既掲の図面における部分と同じものは，
同一符号を付してある。
【０００９】図１（ａ） を参照して，シリコンウエハ
１と，厚さ約０．５ 〜１μｍ の熱酸化膜２を介して
シリコンウエハ１と張り合わせたシリコンウエハを研磨
して形成された厚さ３μｍ 程度のシリコン層３から成
るＳＯＩ 基板を準備する。但し， シリコン層３上に
は， 厚さ１〜１．５ μｍ 程度のシリコン層４がエ
ピタキシャル成長させてある。このＳＯＩ 基板に対し
て， 周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ） 技術を用いて分離酸化
膜５を形成し， 次いで， 分離酸化膜５を貫通して熱
酸化膜２に達する分離溝６を形成すると同時に， 基板
コンタクト領域に溝８を形成する。そして， 溝６およ
び８内に表出するシリコン層３および４の側面に熱酸化
膜７を形成する。なお， 溝８の幅と配列ピッチは，
共に０．５ 〜１．５ μｍ 程度である。
１と，厚さ約０．５ 〜１μｍ の熱酸化膜２を介して
シリコンウエハ１と張り合わせたシリコンウエハを研磨
して形成された厚さ３μｍ 程度のシリコン層３から成
るＳＯＩ 基板を準備する。但し， シリコン層３上に
は， 厚さ１〜１．５ μｍ 程度のシリコン層４がエ
ピタキシャル成長させてある。このＳＯＩ 基板に対し
て， 周知のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉ
ｏｎ ｏｆ Ｓｉｌｉｃｏｎ） 技術を用いて分離酸化
膜５を形成し， 次いで， 分離酸化膜５を貫通して熱
酸化膜２に達する分離溝６を形成すると同時に， 基板
コンタクト領域に溝８を形成する。そして， 溝６およ
び８内に表出するシリコン層３および４の側面に熱酸化
膜７を形成する。なお， 溝８の幅と配列ピッチは，
共に０．５ 〜１．５ μｍ 程度である。
【００１０】次いで， 周知のリソグラフ技術を用いて
， 同図（ｂ） に示すように， 溝８の内壁面を覆っ
ている熱酸化膜２をエッチングして除去する。この場合
， 等方性のエッチング方法を用いる。その結果， サ
イドエッチングが生じ， 図示のように， 隣接する溝
８の底部を連絡する空洞が形成される。
， 同図（ｂ） に示すように， 溝８の内壁面を覆っ
ている熱酸化膜２をエッチングして除去する。この場合
， 等方性のエッチング方法を用いる。その結果， サ
イドエッチングが生じ， 図示のように， 隣接する溝
８の底部を連絡する空洞が形成される。
【００１１】次いで， 周知のＣＶＤ（化学気相成長）
法を用いて， 図２（ｃ） に示すように， ノンド
ープの多結晶シリコン層１１を堆積する。多結晶シリコ
ン層１１の厚さは， 溝８が埋め込まれない程度であれ
ばよく， 例えば０．２ 〜０．５ μｍ とする。多
結晶シリコン層１１はノンドープであるので， 溝８の
底部側面はもちろん， 熱酸化膜２がサイドエッチング
されて形成された空間の壁面にも容易に堆積する。
法を用いて， 図２（ｃ） に示すように， ノンド
ープの多結晶シリコン層１１を堆積する。多結晶シリコ
ン層１１の厚さは， 溝８が埋め込まれない程度であれ
ばよく， 例えば０．２ 〜０．５ μｍ とする。多
結晶シリコン層１１はノンドープであるので， 溝８の
底部側面はもちろん， 熱酸化膜２がサイドエッチング
されて形成された空間の壁面にも容易に堆積する。
【００１２】次いで， 多結晶シリコン層１１に不純物
をドープする。この方法は，例えばシリコンウエハ１が
ｎ型である場合には， 同図（ｄ） に示すように，
上記ＳＯＩ 基板を，例えば三塩化燐（ＰＣｌ３）雰囲
気中， 約 ９００℃で熱処理する。図において符号１
０を付した矢印は， 上記気相拡散による不純物の導入
を模式的に示す。上記気相拡散は， 多結晶シリコン層
１１を成長させるためのＣＶＤ 装置に導入するガスを
不純物原料ガスに切り換えることによって行うことがで
きる。上記不純物導入を低温で行い，こののち拡散のた
めの熱処理を行ってもよい。
をドープする。この方法は，例えばシリコンウエハ１が
ｎ型である場合には， 同図（ｄ） に示すように，
上記ＳＯＩ 基板を，例えば三塩化燐（ＰＣｌ３）雰囲
気中， 約 ９００℃で熱処理する。図において符号１
０を付した矢印は， 上記気相拡散による不純物の導入
を模式的に示す。上記気相拡散は， 多結晶シリコン層
１１を成長させるためのＣＶＤ 装置に導入するガスを
不純物原料ガスに切り換えることによって行うことがで
きる。上記不純物導入を低温で行い，こののち拡散のた
めの熱処理を行ってもよい。
【００１３】次いで， 再びＣＶＤ 法を用いて， ノ
ンドープの多結晶シリコンの成長を行い， 同図（ｅ）
に示すように， 溝８内部を多結晶シリコン層１１に
よって埋め込む。 この場合に堆積する多結晶シリコンもノンドープである
から， 狭い空間の壁面にも容易に堆積し， 溝８内や
溝８間の空間は多結晶シリコン層１１によって完全に埋
め込まれ， 空洞が残らない。
ンドープの多結晶シリコンの成長を行い， 同図（ｅ）
に示すように， 溝８内部を多結晶シリコン層１１に
よって埋め込む。 この場合に堆積する多結晶シリコンもノンドープである
から， 狭い空間の壁面にも容易に堆積し， 溝８内や
溝８間の空間は多結晶シリコン層１１によって完全に埋
め込まれ， 空洞が残らない。
【００１４】上記ののち， 導入された不純物を多結晶
シリコン層１１中に拡散させるための熱処理を行う。こ
のようにして， 溝８内や溝８間の空間に埋め込まれた
多結晶シリコン層１１によって， シリコンウエハ１と
シリコン層３および４とを接続する低抵抗の基板コンタ
クトが形成される。なお， 分離溝６内部も溝８内部と
同時に多結晶シリコン層１１によって完全に埋め込まれ
る。
シリコン層１１中に拡散させるための熱処理を行う。こ
のようにして， 溝８内や溝８間の空間に埋め込まれた
多結晶シリコン層１１によって， シリコンウエハ１と
シリコン層３および４とを接続する低抵抗の基板コンタ
クトが形成される。なお， 分離溝６内部も溝８内部と
同時に多結晶シリコン層１１によって完全に埋め込まれ
る。
【００１５】上記実施例においては， 多結晶シリコン
層１１を成長させる期間を中断し，この間に気相からの
不純物１０を導入する期間を設ける３段階の工程を採っ
たが， 溝８の内壁面の熱酸化膜７を選択除去したのち
， 該内壁面に不純物１０を導入し， そののち多結晶
シリコン層１１を成長させて溝８を完全に埋め込むとと
もに前記導入不純物１０を多結晶シリコン層１１に拡散
させる２段階の工程を採ってもよい。
層１１を成長させる期間を中断し，この間に気相からの
不純物１０を導入する期間を設ける３段階の工程を採っ
たが， 溝８の内壁面の熱酸化膜７を選択除去したのち
， 該内壁面に不純物１０を導入し， そののち多結晶
シリコン層１１を成長させて溝８を完全に埋め込むとと
もに前記導入不純物１０を多結晶シリコン層１１に拡散
させる２段階の工程を採ってもよい。
【００１６】図３は本発明を適用して作製されたＳＯＩ
構造のバイポーラトランジスタの要部断面図であり，
以下にＮＰＮ 型バイポーラトランジスタとして説明
する。シリコンウエハ１はシリコン層３とはｎ＋型であ
り， シリコン層３上にエピタキシャル成長したシリコ
ン層４はｎ− 型である。分離酸化膜５を形成したのち
シリコン層４上に堆積された多結晶シリコン層をパター
ニングしてベース引き出し電極１３が形成される。この
多結晶シリコン層は， 符号１４で示すように， 基板
コンタクト形成領域上にも残される。符号１５は， ベ
ース引き出し電極１３を構成する領域の多結晶シリコン
層に選択的に注入した不純物が拡散して形成されたｐ＋
型の外部ベース領域である。一方， 多結晶シリコン
層１４には， シリコンウエハ１と同じ導電型， すな
わち，ｎ型不純物が選択的に注入され， これによりシ
リコン層４にｎ＋ 型の拡散領域１６が形成される。な
お， ベース引き出し電極１３のパターニングを行った
のち， ベース引き出し電極１３の開口部からｐ型不純
物を注入してｐ− 型のベース領域（図示省略）が形成
されている。
構造のバイポーラトランジスタの要部断面図であり，
以下にＮＰＮ 型バイポーラトランジスタとして説明
する。シリコンウエハ１はシリコン層３とはｎ＋型であ
り， シリコン層３上にエピタキシャル成長したシリコ
ン層４はｎ− 型である。分離酸化膜５を形成したのち
シリコン層４上に堆積された多結晶シリコン層をパター
ニングしてベース引き出し電極１３が形成される。この
多結晶シリコン層は， 符号１４で示すように， 基板
コンタクト形成領域上にも残される。符号１５は， ベ
ース引き出し電極１３を構成する領域の多結晶シリコン
層に選択的に注入した不純物が拡散して形成されたｐ＋
型の外部ベース領域である。一方， 多結晶シリコン
層１４には， シリコンウエハ１と同じ導電型， すな
わち，ｎ型不純物が選択的に注入され， これによりシ
リコン層４にｎ＋ 型の拡散領域１６が形成される。な
お， ベース引き出し電極１３のパターニングを行った
のち， ベース引き出し電極１３の開口部からｐ型不純
物を注入してｐ− 型のベース領域（図示省略）が形成
されている。
【００１７】次に層間絶縁層１８を形成し， これに所
定の開口を形成したのち， ベース電極２１， エミッ
タ電極２２， コレクタ電極２３， および， 基板電
極２４を形成する。これらの電極は例えば同一のアルミ
ニウム層をパターニングして形成される。なお， 符号
２６および２７は， それぞれ， エミッタ領域１２お
よびコレクタコンタクト領域１７を形成するためのｎ＋
型不純物拡散源となる多結晶シリコン層である。
定の開口を形成したのち， ベース電極２１， エミッ
タ電極２２， コレクタ電極２３， および， 基板電
極２４を形成する。これらの電極は例えば同一のアルミ
ニウム層をパターニングして形成される。なお， 符号
２６および２７は， それぞれ， エミッタ領域１２お
よびコレクタコンタクト領域１７を形成するためのｎ＋
型不純物拡散源となる多結晶シリコン層である。
【００１８】上記のようにして， 分離溝６によって分
離されたＳＯＩ 構造のバイポーラトランジスタが形成
されるのであるが， このＳＯＩ 基板を構成するシリ
コンウエハ１は，前記溝８内に埋め込まれた多結晶シリ
コン層１１を通じて基板電極２４に接続され，他の電極
２１〜２３等と同一側に取り出し可能となる。なお，
上記においては，ＮＰＮ型のバイポーラトランジスタを
形成する例を示したが， シリコン層３および４をｐ型
とするＰＮＰ 型のバイポーラトランジスタを形成する
ことも可能であることは言うまでもない。また， バイ
ＣＭＯＳ集積回路を作製するために， 分離溝６による
分離された一部の領域にＣＭＯＳトランジスタを形成可
能であることも言うまでもない。さらに， 上記におい
ては， シリコンウエハ１がｎ型である場合を示したが
， トランジスタの型に無関係にシリコンウエハ１の導
電型を選ぶことができる。要は，前記のように， 溝８
内を埋め込む多結晶シリコン層にドープする不純物をシ
リコンウエハ１の導電型と同一に選択することが必要な
のである。
離されたＳＯＩ 構造のバイポーラトランジスタが形成
されるのであるが， このＳＯＩ 基板を構成するシリ
コンウエハ１は，前記溝８内に埋め込まれた多結晶シリ
コン層１１を通じて基板電極２４に接続され，他の電極
２１〜２３等と同一側に取り出し可能となる。なお，
上記においては，ＮＰＮ型のバイポーラトランジスタを
形成する例を示したが， シリコン層３および４をｐ型
とするＰＮＰ 型のバイポーラトランジスタを形成する
ことも可能であることは言うまでもない。また， バイ
ＣＭＯＳ集積回路を作製するために， 分離溝６による
分離された一部の領域にＣＭＯＳトランジスタを形成可
能であることも言うまでもない。さらに， 上記におい
ては， シリコンウエハ１がｎ型である場合を示したが
， トランジスタの型に無関係にシリコンウエハ１の導
電型を選ぶことができる。要は，前記のように， 溝８
内を埋め込む多結晶シリコン層にドープする不純物をシ
リコンウエハ１の導電型と同一に選択することが必要な
のである。
【００１９】
【発明の効果】本発明によれば， 不純物をドープされ
た多結晶シリコンを開口面積の小さな溝内に埋め込みこ
とができ，ＳＯＩ構造の半導体装置における低抵抗の基
板コンタクトを容易に形成可能となり，ＳＯＩ構造の採
用による高速， 低消費電力， 耐ラッチアップ特性等
の長所を備えた半導体集積回路の実用化を促進する効果
がある。
た多結晶シリコンを開口面積の小さな溝内に埋め込みこ
とができ，ＳＯＩ構造の半導体装置における低抵抗の基
板コンタクトを容易に形成可能となり，ＳＯＩ構造の採
用による高速， 低消費電力， 耐ラッチアップ特性等
の長所を備えた半導体集積回路の実用化を促進する効果
がある。
【図１】 本発明の一実施例の工程説明図（その１）
【図２】 本発明の一実施例の工程説明図（その２）
【図３】 本発明を適用したＳＯＩ 構造のバイポー
ラトランジスタの要部断面図
ラトランジスタの要部断面図
【図４】 従来の問題点説明図
１ シリコンウエハ
１３ ベース引き出し電極 ２，７ 熱酸化膜
１５ 外部ベース領域 ３，４ シリコン層
１６ 拡散領域 ５ 分離酸化膜
１７ コレクタコンタクト領
域 ６ 分離溝
１８ 層間絶縁層 ８ 溝
２１ ベース電極 ９， １１， １４， ２６， ２７ 多結晶シリコ
ン層 ２２ エミッタ電極 １０ 気相拡散不純物
２３ コレクタ電極 １２ エミッタ領域
２４ 基板電極
１３ ベース引き出し電極 ２，７ 熱酸化膜
１５ 外部ベース領域 ３，４ シリコン層
１６ 拡散領域 ５ 分離酸化膜
１７ コレクタコンタクト領
域 ６ 分離溝
１８ 層間絶縁層 ８ 溝
２１ ベース電極 ９， １１， １４， ２６， ２７ 多結晶シリコ
ン層 ２２ エミッタ電極 １０ 気相拡散不純物
２３ コレクタ電極 １２ エミッタ領域
２４ 基板電極
Claims (6)
- 【請求項１】 導電性を有する半導体基板の一表面に
絶縁層を介して半導体層を形成したのち該半導体層およ
び絶縁層を貫通して該基板表面に達する溝を形成する工
程と，該溝の内壁にノンドープの第１の多結晶シリコン
層を形成する工程と，該第１の多結晶シリコン層に所定
の不純物を導入して該第１の多結晶シリコン層に所定の
導電性を付与する工程と，該溝内にノンドープの第２の
多結晶シリコン層を成長させて該溝を埋め込む工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記溝内壁に形成されている酸化膜を
前記ノンドープの第１の多結晶シリコン層の形成前に除
去することを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】 導電性を有する半導体基板の一表面に
絶縁層を介して半導体層を形成したのち該半導体層およ
び絶縁層を貫通して該基板表面に達する溝を形成する工
程と，該溝の内壁に所定の不純物を導入する工程と，該
溝内にノンドープの多結晶シリコン層を成長させて該溝
を埋め込む工程と，該溝の内壁に導入した該不純物を該
ノンドープの多結晶シリコン層中に拡散させて該多結晶
シリコン層に所定の導電性を付与する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項４】 前記溝の内壁に形成されている酸化膜
を前記溝の内壁に所定の前記不純物を導入する前に除去
することを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記溝を互いに近接させて複数形成す
る工程と，近接した該溝間に残留する前記半導体層の直
下の前記絶縁層を除去する工程とを含むことを特徴する
請求項１乃至４記載の半導体装置の製造方法。 - 【請求項６】 前記不純物の導入は気相拡散法によっ
て行うことを特徴とする請求項１乃至５記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214591A JPH04280423A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4214591A JPH04280423A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04280423A true JPH04280423A (ja) | 1992-10-06 |
Family
ID=12627775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4214591A Withdrawn JPH04280423A (ja) | 1991-03-08 | 1991-03-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04280423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2031652A2 (de) * | 2007-08-31 | 2009-03-04 | ATMEL Germany GmbH | Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung und Halbleiteranordnung |
| JP2012175061A (ja) * | 2011-02-24 | 2012-09-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1991
- 1991-03-08 JP JP4214591A patent/JPH04280423A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2031652A2 (de) * | 2007-08-31 | 2009-03-04 | ATMEL Germany GmbH | Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung und Halbleiteranordnung |
| DE102007041407A1 (de) * | 2007-08-31 | 2009-03-05 | Atmel Germany Gmbh | Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung einer Grabenstruktur und Halbleiteranordnung |
| EP2031652A3 (de) * | 2007-08-31 | 2010-01-06 | Atmel Automotive GmbH | Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung und Halbleiteranordnung |
| JP2012175061A (ja) * | 2011-02-24 | 2012-09-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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