JPH01214064A - 絶縁ゲート電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲート電界効果トランジスタおよびその製造方法Info
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- JPH01214064A JPH01214064A JP3986088A JP3986088A JPH01214064A JP H01214064 A JPH01214064 A JP H01214064A JP 3986088 A JP3986088 A JP 3986088A JP 3986088 A JP3986088 A JP 3986088A JP H01214064 A JPH01214064 A JP H01214064A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタおよびその製
造方法に関する。
造方法に関する。
絶縁ゲート電界効果トランジスタ（以下ＩＧＦＥＴと記
す）は構造が簡単なため広い分野で使用されている。そ
して最近ではＩＧＦＥＴの高集積化と高速化が強く要求
されている。
す）は構造が簡単なため広い分野で使用されている。そ
して最近ではＩＧＦＥＴの高集積化と高速化が強く要求
されている。
従来、ＩＧＦＥＴの高集積化を達成するために素子寸法
の微細化が図られ、高速化のために素子抵抗を下げると
いう観点から低抵抗配線の導入が図られてきた。さらに
ＩＧＦＥＴの高速化を達成するために様々な方法が試み
られている。例えば、インターナショナル エレクトロ
ン デバイス ミーティング（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
−ｎｇ） １９７７年、３８８〜３９０頁にア・ニュー
・ベリード・オキサイド・アイソレーション・フオ・ハ
イスピード・ハイデンシティ・モス・インチグレイティ
ラド・サーキット（ＡＮＥすＢＵＲＩＥＤ ０ＸＩＤＥ
ｌ５ＯＬＡＴＩ−ＯＮ ＦＯＲＩＩＩＧＨ−３ＰＥＥ
Ｄ、 ＩＩＩＧＩＩ−ＤＥＮＳＩＴＹ ＭＯＳ ＩＮＴ
ＥＧ−ＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）と題して発表さ
れた論文においては、第３図に示した如＜ ＩＧＦＥＴ
のソース・ドレイン２６．２７の領域を形成する不純物
拡散層の一部を二酸化シリコン１漠２９上に設けること
により、ソース・ドレインに形成される寄生容量を低減
させ、ＩＧＦＩＥＴの高速化を図ったものが示されてい
る。図中２５はシリコン基板、２８はゲートである。
の微細化が図られ、高速化のために素子抵抗を下げると
いう観点から低抵抗配線の導入が図られてきた。さらに
ＩＧＦＥＴの高速化を達成するために様々な方法が試み
られている。例えば、インターナショナル エレクトロ
ン デバイス ミーティング（Ｉｎｔｅｒｎａｔｉｏｎ
ａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉ
−ｎｇ） １９７７年、３８８〜３９０頁にア・ニュー
・ベリード・オキサイド・アイソレーション・フオ・ハ
イスピード・ハイデンシティ・モス・インチグレイティ
ラド・サーキット（ＡＮＥすＢＵＲＩＥＤ ０ＸＩＤＥ
ｌ５ＯＬＡＴＩ−ＯＮ ＦＯＲＩＩＩＧＨ−３ＰＥＥ
Ｄ、 ＩＩＩＧＩＩ−ＤＥＮＳＩＴＹ ＭＯＳ ＩＮＴ
ＥＧ−ＲＡＴＥＤ ＣＩＲＣＵＩＴＳ）と題して発表さ
れた論文においては、第３図に示した如＜ ＩＧＦＥＴ
のソース・ドレイン２６．２７の領域を形成する不純物
拡散層の一部を二酸化シリコン１漠２９上に設けること
により、ソース・ドレインに形成される寄生容量を低減
させ、ＩＧＦＩＥＴの高速化を図ったものが示されてい
る。図中２５はシリコン基板、２８はゲートである。
しかしながら、従来法では寄生容量を減らすために厚い
二酸化シリコン膜の形成が必要であり、厚い二酸化シリ
コン膜の形成は表面段差を大きくし、リソグラフィにお
ける微細パターニングが困難になるという問題を引き起
こす。
二酸化シリコン膜の形成が必要であり、厚い二酸化シリ
コン膜の形成は表面段差を大きくし、リソグラフィにお
ける微細パターニングが困難になるという問題を引き起
こす。
本発明の目的はこのような従来の問題点を除去するとと
もに、容易に寄生容量を減少させることができるＩＧＦ
ＥＴおよびその製造方法を提供することにある。
もに、容易に寄生容量を減少させることができるＩＧＦ
ＥＴおよびその製造方法を提供することにある。
上記目的を達成するために本発明絶縁ゲート電界効果ト
ランジスタは、ソース・ドレインを形成する不純物拡散
層領域の一部と半導体基板とが気体層を挟んで絶縁分離
された構造を有することを特徴とするものである。
ランジスタは、ソース・ドレインを形成する不純物拡散
層領域の一部と半導体基板とが気体層を挟んで絶縁分離
された構造を有することを特徴とするものである。
また、本発明絶縁ゲート電界効果トランジスタの製造方
法は、第一導電型半導体基板上に第一。
法は、第一導電型半導体基板上に第一。
第二の絶縁膜を順次形成する工程と、前記第二の絶縁膜
中に第一の浅い溝を形成しさらに該第一の浅い溝領域中
に前記半導体基板に達する第二の溝を形成する工程と、
前記第一、第二の溝を第一導電型半導体層で埋める工程
と、前記第二絶縁膜をすべて除去する工程と、前記第一
導電型半導体層の側面に第三の絶縁膜を形成する工程と
を含むことを特徴としている。
中に第一の浅い溝を形成しさらに該第一の浅い溝領域中
に前記半導体基板に達する第二の溝を形成する工程と、
前記第一、第二の溝を第一導電型半導体層で埋める工程
と、前記第二絶縁膜をすべて除去する工程と、前記第一
導電型半導体層の側面に第三の絶縁膜を形成する工程と
を含むことを特徴としている。
以下本発明の実施例について図面を用いて説明する。
第１図は本発明の絶縁ゲート電界効果トランジスタの一
実施例の断面図である。
実施例の断面図である。
第１図において、 ＩＧＮＥＴのソース６、ドレイン７
の領域の側面は、一部が二酸化シリコン膜４と接し、ま
た、一部はシリコン基板１と接している。
の領域の側面は、一部が二酸化シリコン膜４と接し、ま
た、一部はシリコン基板１と接している。
一方、底面は二酸化シリコン［４、気体層５、第二、第
一絶縁膜３，２を介してシリコン基板１に接している。
一絶縁膜３，２を介してシリコン基板１に接している。
ゲー１−８の電極下に形成されたチャンネル領域１１の
シリコン基板は、シリコン基板ｌと接続している。９は
電極間の二酸化シリコン膜、１０はアルミ配線を示して
いる。
シリコン基板は、シリコン基板ｌと接続している。９は
電極間の二酸化シリコン膜、１０はアルミ配線を示して
いる。
次に第２図（ａ）〜（２）を用いて本発明の一実施例の
製造方法を説明する。なお第２図（ａ）〜（２）は本発
明の一実施例の製造方法を工程順に示した断面図である
。
製造方法を説明する。なお第２図（ａ）〜（２）は本発
明の一実施例の製造方法を工程順に示した断面図である
。
まず第２１４（ａ）に示すように、Ｐ型シリコン基板ｌ
ｌ上に熱酸化法により薄い二酸化シリコン膜１２を形成
し、さらに気相成長法を用いて薄い窒化シリコン膜１３
、厚い二酸化シリコン膜１４．多結晶シリコン膜１５を
順次成長させ、その後分離領域上のみをレジスト１６で
被覆する。
ｌ上に熱酸化法により薄い二酸化シリコン膜１２を形成
し、さらに気相成長法を用いて薄い窒化シリコン膜１３
、厚い二酸化シリコン膜１４．多結晶シリコン膜１５を
順次成長させ、その後分離領域上のみをレジスト１６で
被覆する。
次に、第２図（ｂ）に示すように、レジスト１６をマス
クとして多結晶シリコン１５及び二酸化シリコン膜１４
の一部を反応性イオンエツチング（以下ＲＩＥと記す）
技術を用いてエツチング除去し、第一の浅い溝を形成す
る０次にレジスト１６を除去した後筒−の溝を形成した
領域内の一部を除いてレジスト１７で被覆する。
クとして多結晶シリコン１５及び二酸化シリコン膜１４
の一部を反応性イオンエツチング（以下ＲＩＥと記す）
技術を用いてエツチング除去し、第一の浅い溝を形成す
る０次にレジスト１６を除去した後筒−の溝を形成した
領域内の一部を除いてレジスト１７で被覆する。
次に、第２図（ｃ）に示すように、レジスト１７をマス
クに二酸化シリコン膜１４、窒化シリコン膜１３、二酸
化シリコン膜１２を順次ＲＩＥ技術を用いてエツチング
除去し、第一の溝領域中に第二の溝を形成する。その後
レジスト１７を除去し、全面にレジスト１８を塗布した
後ＲＩＥ技術を用いてレジスト１８を多結晶シリコン１
５の表面下までエツチング除去する。
クに二酸化シリコン膜１４、窒化シリコン膜１３、二酸
化シリコン膜１２を順次ＲＩＥ技術を用いてエツチング
除去し、第一の溝領域中に第二の溝を形成する。その後
レジスト１７を除去し、全面にレジスト１８を塗布した
後ＲＩＥ技術を用いてレジスト１８を多結晶シリコン１
５の表面下までエツチング除去する。
次に第２図（Ｊ）に示すように、レジスト１８をマスク
にＲＩＥ技術を用いて多結晶シリコン１５をエツチング
除去し、その後レジスト１８を除去する０次に選択エピ
タキシャル成長技術を用いて第二の溝底面より単結晶シ
リコン層１９を成長させ、少なくとも第二、第一の溝を
埋める。
にＲＩＥ技術を用いて多結晶シリコン１５をエツチング
除去し、その後レジスト１８を除去する０次に選択エピ
タキシャル成長技術を用いて第二の溝底面より単結晶シ
リコン層１９を成長させ、少なくとも第二、第一の溝を
埋める。
次に第２図（ｅ）に示すように、単結晶シリコン層１９
を選択研磨技術を用いて二酸化シリコン膜１４の表面ま
で除去する。
を選択研磨技術を用いて二酸化シリコン膜１４の表面ま
で除去する。
次に第２図（ト）に示すように、単結晶シリコン層１９
及び窒化シリコン膜１３をエツチングマスクとして等方
性エツチング技術、例えば緩衝フッ酸液を用いて二酸化
シリコン膜１４をすべてエツチング除去し、その後熱酸
化法により第一、第二の溝を埋めている単結晶シリコン
層１９の表面を二酸化シリコン膜２０で覆う。二酸化シ
リコン膜２０は第一の溝を埋めた単結晶シリコン層１９
の側壁間の間隙を埋め、気体層Ａを形成する。
及び窒化シリコン膜１３をエツチングマスクとして等方
性エツチング技術、例えば緩衝フッ酸液を用いて二酸化
シリコン膜１４をすべてエツチング除去し、その後熱酸
化法により第一、第二の溝を埋めている単結晶シリコン
層１９の表面を二酸化シリコン膜２０で覆う。二酸化シ
リコン膜２０は第一の溝を埋めた単結晶シリコン層１９
の側壁間の間隙を埋め、気体層Ａを形成する。
次に第２図（２）に示すように、ＲＩＥ技術を用いて単
結晶シリコン層１９の表面に形成した二酸化シリコン膜
２０を除去し、その後熱酸化法により単結晶シリコン層
１９の表面に二酸化シリコン膜２１を形成する。しかる
後第二溝上にゲート２２の電極を形成し、次にイオン注
入法を用いてｎ型不純物を第一溝に形成した単結晶シリ
コン中に注入してソース２３・ドレイン２４の領域を形
成し、電極間絶縁並びに電極配線を施して第１図の絶縁
ゲート電界効果トランジスタを完成する。
結晶シリコン層１９の表面に形成した二酸化シリコン膜
２０を除去し、その後熱酸化法により単結晶シリコン層
１９の表面に二酸化シリコン膜２１を形成する。しかる
後第二溝上にゲート２２の電極を形成し、次にイオン注
入法を用いてｎ型不純物を第一溝に形成した単結晶シリ
コン中に注入してソース２３・ドレイン２４の領域を形
成し、電極間絶縁並びに電極配線を施して第１図の絶縁
ゲート電界効果トランジスタを完成する。
このように本実施例によれば絶縁ゲート電界効果トラン
ジスタのソース・ドレイン領域底部と半導体基板との間
に、薄い二酸化シリコン膜、厚い気体層、薄い窒化シリ
コン膜、薄い二酸化シリコン膜の４層を形成しているた
め、従来の厚い二酸化シリコン膜−層に比ベソース・ド
レイン領域に形成される寄生容量を著しく小さくするこ
とが可能となる。さらに平坦な素子表面が形成されるこ
とから、後のりソグラフイを用いた微細なパターニング
が容易になるという利点もある。
ジスタのソース・ドレイン領域底部と半導体基板との間
に、薄い二酸化シリコン膜、厚い気体層、薄い窒化シリ
コン膜、薄い二酸化シリコン膜の４層を形成しているた
め、従来の厚い二酸化シリコン膜−層に比ベソース・ド
レイン領域に形成される寄生容量を著しく小さくするこ
とが可能となる。さらに平坦な素子表面が形成されるこ
とから、後のりソグラフイを用いた微細なパターニング
が容易になるという利点もある。
以上述べたように本発明によれば、絶縁ゲート電界効果
トランジスタのソース・ドレイン領域底部に気体層を設
けることにより寄生容量の小さい絶縁ゲート電界効果１
〜ランジスタを容易に得ることができる。
トランジスタのソース・ドレイン領域底部に気体層を設
けることにより寄生容量の小さい絶縁ゲート電界効果１
〜ランジスタを容易に得ることができる。
第１図は本発明の絶縁ゲート電界効果トランジスタの模
式的断面図、第２図（ａ）〜（ωは本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の模式的断面図、第３図は従来の絶縁ゲート電界効果ト
ランジスタの模式的断面図である。
式的断面図、第２図（ａ）〜（ωは本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の模式的断面図、第３図は従来の絶縁ゲート電界効果ト
ランジスタの模式的断面図である。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に形成した絶縁ゲート電界効果トラン
ジスタにおいて、ソース・ドレインを形成する不純物拡
散層の一部と、前記半導体基板とが気体層を挟んで絶縁
分離された構造を有することを特徴とする絶縁ゲート電
界効果トランジスタ。 ２、第一導電型半導体基板上に第一、第二の絶縁膜を順
次形成する工程と、前記第二の絶縁膜中に第一の浅い溝
を形成しさらに該第一の浅い溝中に、前記半導体基板に
達する第二の溝を形成する工程と、前記第一、第二の溝
を第一導電型半導体で埋める工程と、前記第二絶縁膜を
すべて除去する工程と、前記第一導電型半導体層の側面
に第三の絶縁膜を形成する工程とを含むことを特徴とす
る絶縁ゲート電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986088A JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3986088A JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01214064A true JPH01214064A (ja) | 1989-08-28 |
| JPH07107937B2 JPH07107937B2 (ja) | 1995-11-15 |
Family
ID=12564727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3986088A Expired - Lifetime JPH07107937B2 (ja) | 1988-02-22 | 1988-02-22 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107937B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2007027232A (ja) * | 2005-07-13 | 2007-02-01 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103531471B (zh) * | 2012-07-03 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 一种mosfet及其制备方法 |
-
1988
- 1988-02-22 JP JP3986088A patent/JPH07107937B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004336052A (ja) * | 2003-05-02 | 2004-11-25 | Samsung Electronics Co Ltd | 半導体素子及びその製造方法 |
| JP2007027232A (ja) * | 2005-07-13 | 2007-02-01 | Seiko Epson Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107937B2 (ja) | 1995-11-15 |
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