JP3204872B2 - Ｍｏｓｆｅｔ及びその製造方法 - Google Patents
Ｍｏｓｆｅｔ及びその製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に係り、特
に微細なゲート長を有するＭＯＳＦＥＴ及びその製造方
法に関するものである。
に微細なゲート長を有するＭＯＳＦＥＴ及びその製造方
法に関するものである。
【０００２】
【従来の技術】従来、このような分野の先行技術として
は、「Ａ ０．１μｍ−ｇａｔｅ Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ ＭＯＳＦＥＴ ｆ
ａｂｒｉｃａｔｅｄ ｂｙ Ｐｈａｓｅ−ｓｈｉｆｔｅ
ｄ Ｌｉｔｈｏｇｒａｐｈｙ」ＩＥＤＭ ９１，ｐｐ．
９５０〜９５２に開示されるものがあった。
は、「Ａ ０．１μｍ−ｇａｔｅ Ｅｌｅｖａｔｅｄ
Ｓｏｕｒｃｅ ａｎｄ Ｄｒａｉｎ ＭＯＳＦＥＴ ｆ
ａｂｒｉｃａｔｅｄ ｂｙ Ｐｈａｓｅ−ｓｈｉｆｔｅ
ｄ Ｌｉｔｈｏｇｒａｐｈｙ」ＩＥＤＭ ９１，ｐｐ．
９５０〜９５２に開示されるものがあった。
【０００３】近年の半導体集積回路の高集積化に伴っ
て、集積回路を構成するＭＯＳＦＥＴの微細化が進んで
いる。一般にＭＯＳＦＥＴを微細化してゆくと、閾値電
圧の低下や相互コンダクタンスの低下、サブスレッショ
ルド領域でのリーク電流の増大といった特性劣化を引き
起こしてしまう。これを防ぐために、ソース及びトレイ
ン拡散層のジャンクション深さを浅くする手段がとられ
る。
て、集積回路を構成するＭＯＳＦＥＴの微細化が進んで
いる。一般にＭＯＳＦＥＴを微細化してゆくと、閾値電
圧の低下や相互コンダクタンスの低下、サブスレッショ
ルド領域でのリーク電流の増大といった特性劣化を引き
起こしてしまう。これを防ぐために、ソース及びトレイ
ン拡散層のジャンクション深さを浅くする手段がとられ
る。
【０００４】その具体的方法としては、上記文献に開示
されているように、半導体基板上にソース及びドレイン
拡散層形成用の拡散源を設け、その拡散源から固相拡散
により拡散層を形成することで、拡散層のジャンクショ
ン深さを非常に浅くする方法がある。
されているように、半導体基板上にソース及びドレイン
拡散層形成用の拡散源を設け、その拡散源から固相拡散
により拡散層を形成することで、拡散層のジャンクショ
ン深さを非常に浅くする方法がある。
【０００５】図４はかかる従来のＭＯＳＦＥＴの断面図
である。
である。
【０００６】この図ではＭＯＳＦＥＴの主要部のみ示
し、ソースやドレインの引き出し配線等は省略して示し
ている。
し、ソースやドレインの引き出し配線等は省略して示し
ている。
【０００７】以下にそのＭＯＳＦＥＴの構造について説
明する。
明する。
【０００８】シリコン基板１０１上に、フィールド酸化
膜１０３によって囲まれたトランジスタのアクティブ領
域１０５上、及びフィールド酸化膜１０３上に、砒素あ
るいはリン等の不純物がドープされたポリシリコン１０
７が形成され、更に、そのポリシリコン１０７上に絶縁
膜１０９が形成されている。
膜１０３によって囲まれたトランジスタのアクティブ領
域１０５上、及びフィールド酸化膜１０３上に、砒素あ
るいはリン等の不純物がドープされたポリシリコン１０
７が形成され、更に、そのポリシリコン１０７上に絶縁
膜１０９が形成されている。
【０００９】そして、アクティブ領域１０５上のポリシ
リコン１０７及び絶縁膜１０９のゲート電極形成領域に
は、溝１１１が形成され、その溝１１１の側壁部には酸
化膜から成るサイドウォール１１３が形成されている。
また、溝１１１底部にはゲート酸化膜１１５が形成さ
れ、サイドウォール１１３及びゲート酸化膜１１５に囲
まれた領域には、ゲート電極１１７が埋め込まれてい
る。更に、トランジスタのアクティブ領域１０５の基板
中には、ソース及びドレイン領域となる拡散層１１９が
形成されている。
リコン１０７及び絶縁膜１０９のゲート電極形成領域に
は、溝１１１が形成され、その溝１１１の側壁部には酸
化膜から成るサイドウォール１１３が形成されている。
また、溝１１１底部にはゲート酸化膜１１５が形成さ
れ、サイドウォール１１３及びゲート酸化膜１１５に囲
まれた領域には、ゲート電極１１７が埋め込まれてい
る。更に、トランジスタのアクティブ領域１０５の基板
中には、ソース及びドレイン領域となる拡散層１１９が
形成されている。
【００１０】このような従来の構造での拡散層１１９の
形成方法としては、基板上に形成されたポリシリコン１
０７中の不純物を、溝１１１の形成後の熱処理によって
基板中に拡散させる方法（固相拡散）が採られている。
そのため０．１〜０．２μｍ程度の極めて浅い拡散層の
形成を可能としている。
形成方法としては、基板上に形成されたポリシリコン１
０７中の不純物を、溝１１１の形成後の熱処理によって
基板中に拡散させる方法（固相拡散）が採られている。
そのため０．１〜０．２μｍ程度の極めて浅い拡散層の
形成を可能としている。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来の構造のＭＯＳＥＴでは、図４から明らかなよう
に、トランジスタのソース・ドレイン電極となるポリシ
リコン１０７とゲート電極１１７との絶縁は、サイドウ
ォール１１３によって行われている。
た従来の構造のＭＯＳＥＴでは、図４から明らかなよう
に、トランジスタのソース・ドレイン電極となるポリシ
リコン１０７とゲート電極１１７との絶縁は、サイドウ
ォール１１３によって行われている。
【００１２】このため、このサイドウォール１１３の幅
Ｄを十分に取らなければ、ソース・ドレイン電極となる
ポリシリコン１０７とゲート電極１１７とのオーバーラ
ップ容量が増加してしまい、ＭＯＳＦＥＴの動作速度が
低下してしまう。しかし、サイドウォール１１３の幅Ｄ
を大きくすると、拡散層１１９とゲート電極１１７の底
部とがオーバーラップしていない構造になってしまい、
トランジスタの動作時のチャネル形成がサイドウォール
１１３下で途切れてしまい、その部分で寄生抵抗が生
じ、ＭＯＳＦＥＴとしての十分な駆動電流が得られない
といった問題が起きてしまう。
Ｄを十分に取らなければ、ソース・ドレイン電極となる
ポリシリコン１０７とゲート電極１１７とのオーバーラ
ップ容量が増加してしまい、ＭＯＳＦＥＴの動作速度が
低下してしまう。しかし、サイドウォール１１３の幅Ｄ
を大きくすると、拡散層１１９とゲート電極１１７の底
部とがオーバーラップしていない構造になってしまい、
トランジスタの動作時のチャネル形成がサイドウォール
１１３下で途切れてしまい、その部分で寄生抵抗が生
じ、ＭＯＳＦＥＴとしての十分な駆動電流が得られない
といった問題が起きてしまう。
【００１３】これらのことから、従来技術によるＭＯＳ
ＦＥＴの構造では、ソース・ドレイン電極とゲート電極
とのオーバーラップ容量とチャネルでの寄生抵抗の発生
の関係がトレードオフの関係になってしまい、動作速度
と駆動電流の両者を満足させるデバイスを実現すること
は難しかった。
ＦＥＴの構造では、ソース・ドレイン電極とゲート電極
とのオーバーラップ容量とチャネルでの寄生抵抗の発生
の関係がトレードオフの関係になってしまい、動作速度
と駆動電流の両者を満足させるデバイスを実現すること
は難しかった。
【００１４】本発明は、上記問題点を除去し、ゲート電
極とソース及びドレイン電極となるポリシリコン膜のオ
ーバーラップ容量を十分低減でき、かつ第２のサイドウ
ォールの幅を十分に小さくすることにより、チャネルの
サイドウォール下の途切れがなく寄生抵抗の発生を防ぐ
ことができるＭＯＳＦＥＴ及びその製造方法を提供する
ことを目的とする。
極とソース及びドレイン電極となるポリシリコン膜のオ
ーバーラップ容量を十分低減でき、かつ第２のサイドウ
ォールの幅を十分に小さくすることにより、チャネルの
サイドウォール下の途切れがなく寄生抵抗の発生を防ぐ
ことができるＭＯＳＦＥＴ及びその製造方法を提供する
ことを目的とする。
【００１５】
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （Ａ）半導体基板（１１）上に形成され、互いに対向す
る面に底部が狭く上部が広い段差形状を有する１対の導
電膜（１７）と、前記導電膜（１７）下の前記半導体基
板（１１）中に形成された拡散層（３１）と、前記導電
膜（１７）の前記対向する面に設けられた絶縁膜（２
５）と、前記半導体基板（１１）表面の前記１対の導電
膜（１７）間に設けられたゲート酸化膜（２７）と、前
記ゲート酸化膜（２７）上に形成されたゲート電極（２
９）と、を含むようにしたものである。
成するために、 （Ａ）半導体基板（１１）上に形成され、互いに対向す
る面に底部が狭く上部が広い段差形状を有する１対の導
電膜（１７）と、前記導電膜（１７）下の前記半導体基
板（１１）中に形成された拡散層（３１）と、前記導電
膜（１７）の前記対向する面に設けられた絶縁膜（２
５）と、前記半導体基板（１１）表面の前記１対の導電
膜（１７）間に設けられたゲート酸化膜（２７）と、前
記ゲート酸化膜（２７）上に形成されたゲート電極（２
９）と、を含むようにしたものである。
【００１６】（Ｂ）ＭＯＳＦＥＴの製造方法において、
半導体基板（１１）上に導電膜（１７）及び第１の絶縁
膜（１９）を形成する工程と、選択的エッチングにより
前記第１の絶縁膜（１９）の所定の部位を除去した後、
前記導電膜（１７）を底部に一部残した状態で途中まで
エッチング除去し、第１の溝（２１）を形成する工程
と、前記第１の溝（２１）の側壁部に第２の絶縁膜（２
３）を形成する工程と、前記第１の絶縁膜（１９）及び
第２の絶縁膜（２３）をマスクに前記導電膜（１７）を
半導体基板（１１）が露出するまでエッチング除去し、
前記第１の溝（２１）の開口幅より小さい幅の第２の溝
を形成する工程と、前記第２の溝の側壁と前記第２の絶
縁膜（２３）を含む領域に第３の絶縁膜（２５）を形成
する工程とを含むようにしたものである。
半導体基板（１１）上に導電膜（１７）及び第１の絶縁
膜（１９）を形成する工程と、選択的エッチングにより
前記第１の絶縁膜（１９）の所定の部位を除去した後、
前記導電膜（１７）を底部に一部残した状態で途中まで
エッチング除去し、第１の溝（２１）を形成する工程
と、前記第１の溝（２１）の側壁部に第２の絶縁膜（２
３）を形成する工程と、前記第１の絶縁膜（１９）及び
第２の絶縁膜（２３）をマスクに前記導電膜（１７）を
半導体基板（１１）が露出するまでエッチング除去し、
前記第１の溝（２１）の開口幅より小さい幅の第２の溝
を形成する工程と、前記第２の溝の側壁と前記第２の絶
縁膜（２３）を含む領域に第３の絶縁膜（２５）を形成
する工程とを含むようにしたものである。
【００１７】（Ｃ）ＭＯＳＦＥＴにおいて、半導体基板
（４１）上に形成された１対のエピタキシャルＳｉＧｅ
膜（４７）とポリシリコン膜（４９）とからなる導電膜
（４７，４９）と、前記導電膜（４７，４９）下の前記
半導体基板（１１）中に形成された拡散層（６３）と、
前記導電膜（４７，４９）の対向する面に設けられた絶
縁膜（５５，５７）と、前記半導体基板（４１）表面の
前記１対の導電膜（４７，４９）間に設けられたゲート
酸化膜（５９）と、前記ゲート酸化膜（５９）上に形成
されたゲート電極（６１）と、を含み、前記導電膜（４
７，４９）の前記対向する面は、エピタキシャルＳｉＧ
ｅ膜（４７）部分で間隔が狭く、かつポリシリコン膜
（４９）部分で広く設定されているようにしたものであ
る。
（４１）上に形成された１対のエピタキシャルＳｉＧｅ
膜（４７）とポリシリコン膜（４９）とからなる導電膜
（４７，４９）と、前記導電膜（４７，４９）下の前記
半導体基板（１１）中に形成された拡散層（６３）と、
前記導電膜（４７，４９）の対向する面に設けられた絶
縁膜（５５，５７）と、前記半導体基板（４１）表面の
前記１対の導電膜（４７，４９）間に設けられたゲート
酸化膜（５９）と、前記ゲート酸化膜（５９）上に形成
されたゲート電極（６１）と、を含み、前記導電膜（４
７，４９）の前記対向する面は、エピタキシャルＳｉＧ
ｅ膜（４７）部分で間隔が狭く、かつポリシリコン膜
（４９）部分で広く設定されているようにしたものであ
る。
【００１８】（Ｄ）ＭＯＳＦＥＴの製造方法において、
半導体基板（４１）上のアクティブ領域にエピタキシャ
ルＳｉＧｅ膜（４７）とポリシリコン膜（４９）及び第
１の絶縁膜（５１）を順次形成する工程と、選択的エッ
チングにより、前記第１の絶縁膜（５１）及びポリシリ
コン膜（４９）の所定の部位を除去し、第１の溝（５
３）を形成した後、前記第１の絶縁膜（５１）及びポリ
シリコン膜（４９）の側壁部に第２の絶縁膜（５３）を
形成する工程と、前記第１の絶縁膜（５１）及び前記第
２の絶縁膜（５５）をマスクに前記エピタキシャルＳｉ
Ｇｅ膜（４７）を半導体基板（４１）が露出するまでエ
ッチング除去し、前記第１の溝（５３）の開口幅より小
さい幅の第２の溝を形成する工程と、前記第２の溝の側
壁と前記第２の絶縁膜（５３）を含む領域に第３の絶縁
膜（５７）を形成する工程とを含むようにしたものであ
る。
半導体基板（４１）上のアクティブ領域にエピタキシャ
ルＳｉＧｅ膜（４７）とポリシリコン膜（４９）及び第
１の絶縁膜（５１）を順次形成する工程と、選択的エッ
チングにより、前記第１の絶縁膜（５１）及びポリシリ
コン膜（４９）の所定の部位を除去し、第１の溝（５
３）を形成した後、前記第１の絶縁膜（５１）及びポリ
シリコン膜（４９）の側壁部に第２の絶縁膜（５３）を
形成する工程と、前記第１の絶縁膜（５１）及び前記第
２の絶縁膜（５５）をマスクに前記エピタキシャルＳｉ
Ｇｅ膜（４７）を半導体基板（４１）が露出するまでエ
ッチング除去し、前記第１の溝（５３）の開口幅より小
さい幅の第２の溝を形成する工程と、前記第２の溝の側
壁と前記第２の絶縁膜（５３）を含む領域に第３の絶縁
膜（５７）を形成する工程とを含むようにしたものであ
る。
【００１９】
【作用】（Ａ）図１〜図３に示すように、ポリシリコン
膜（１７）に形成される溝の段差部分の高さｔと第１の
サイドウォールの幅ｄ１、さらに第２のサイドウォール
の幅ｄ２とを、プロセスを制御することによって独立に
コントロールすることができる。
膜（１７）に形成される溝の段差部分の高さｔと第１の
サイドウォールの幅ｄ１、さらに第２のサイドウォール
の幅ｄ２とを、プロセスを制御することによって独立に
コントロールすることができる。
【００２０】そのため、ポリシリコン膜（１７）に形成
される溝の段差部分の高さｔを十分小さく、第１のサイ
ドウォールの幅ｄ１を十分に大きく取ることによって、
ゲート電極（２９）とソース及びドレイン電極となるポ
リシリコン膜（１７）のオーバーラップ容量を十分低減
でき、かつ第２のサイドウォール（２５）の幅ｄ２を十
分に小さくすることにより、チャネルのサイドウォール
下の途切れがなく寄生抵抗の発生を防ぐことができる。
される溝の段差部分の高さｔを十分小さく、第１のサイ
ドウォールの幅ｄ１を十分に大きく取ることによって、
ゲート電極（２９）とソース及びドレイン電極となるポ
リシリコン膜（１７）のオーバーラップ容量を十分低減
でき、かつ第２のサイドウォール（２５）の幅ｄ２を十
分に小さくすることにより、チャネルのサイドウォール
下の途切れがなく寄生抵抗の発生を防ぐことができる。
【００２１】（Ｂ）図５及び図６に示すように、エピタ
キシャルＳｉＧｅ層（４７）の膜厚は、その成長時間で
高精度にコントロール可能であるため十分な薄膜化が可
能であり、また第１のサイドウォール（５５）の幅ｄ１
を十分厚く形成することで、ゲート電極とソース及びド
レイン拡散層の引き出し電極となるポリシリコン膜（４
９）とオーバーラップ容量を十分に低減することが可能
である。更に、第２のサイドウォール（５７）の幅ｄ２
を十分に小さくすることで、第２のサイドウォール（５
７）の下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
キシャルＳｉＧｅ層（４７）の膜厚は、その成長時間で
高精度にコントロール可能であるため十分な薄膜化が可
能であり、また第１のサイドウォール（５５）の幅ｄ１
を十分厚く形成することで、ゲート電極とソース及びド
レイン拡散層の引き出し電極となるポリシリコン膜（４
９）とオーバーラップ容量を十分に低減することが可能
である。更に、第２のサイドウォール（５７）の幅ｄ２
を十分に小さくすることで、第２のサイドウォール（５
７）の下部まで拡散層を回り込ませることが可能になる
ため、寄生抵抗の発生を防ぐことが可能になる。
【００２２】
【実施例】以下、本発明の実施例について図を参照しな
がら説明する。
がら説明する。
【００２３】図１は本発明の第１実施例を示すＭＯＳＦ
ＥＴの断面図である。ただし、この図では、ＭＯＳＦＥ
Ｔの主要部のみ示し、ソースやドレインの引き出し電極
等は省略している。
ＥＴの断面図である。ただし、この図では、ＭＯＳＦＥ
Ｔの主要部のみ示し、ソースやドレインの引き出し電極
等は省略している。
【００２４】このＭＯＳＦＥＴは、従来のＭＯＳＦＥＴ
の構造と同様に、例えばｐ型シリコン基板１１上にフィ
ールド酸化膜１３が形成され、このフィールド酸化膜１
３に囲まれたトランジスタのアクティブ領域１５上及び
フィールド酸化膜１３上に、砒素がドープされたポリシ
リコン膜１７が形成され、更に、そのポリシリコン膜１
７上には酸化膜１９が形成されている。更に、このアク
ティブ領域１５上のポリシリコン膜１７及び酸化膜１９
のゲート電極形成領域には溝２１が形成されている。
の構造と同様に、例えばｐ型シリコン基板１１上にフィ
ールド酸化膜１３が形成され、このフィールド酸化膜１
３に囲まれたトランジスタのアクティブ領域１５上及び
フィールド酸化膜１３上に、砒素がドープされたポリシ
リコン膜１７が形成され、更に、そのポリシリコン膜１
７上には酸化膜１９が形成されている。更に、このアク
ティブ領域１５上のポリシリコン膜１７及び酸化膜１９
のゲート電極形成領域には溝２１が形成されている。
【００２５】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝２１の側壁部には高さｔの段差を設け、溝底
部の幅と上部の幅を異なる寸法に形成し、まずこの段差
の上部の凹を埋める形で、例えば酸化膜から成る幅ｄ１
の第１のサイドウォール２３を形成し、更に、溝２１の
側壁下部のサイドウォール２３で覆われていない箇所
と、第１のサイドウォール２３とを覆うように、例えば
酸化膜から成る幅ｄ２の第２のサイドウォール２５を形
成している。
は、この溝２１の側壁部には高さｔの段差を設け、溝底
部の幅と上部の幅を異なる寸法に形成し、まずこの段差
の上部の凹を埋める形で、例えば酸化膜から成る幅ｄ１
の第１のサイドウォール２３を形成し、更に、溝２１の
側壁下部のサイドウォール２３で覆われていない箇所
と、第１のサイドウォール２３とを覆うように、例えば
酸化膜から成る幅ｄ２の第２のサイドウォール２５を形
成している。
【００２６】ゲート酸化膜２７は、従来のＭＯＳＦＥＴ
同様に溝２１の底部に形成し、第２のサイドウォール２
５及びゲート酸化膜２７に囲まれた領域には、ゲート電
極２９が埋め込まれている。更に、トランジスタのアク
ティブ領域１５の基板中には、ソース及びドレイン領域
となる拡散層３１が形成されている。
同様に溝２１の底部に形成し、第２のサイドウォール２
５及びゲート酸化膜２７に囲まれた領域には、ゲート電
極２９が埋め込まれている。更に、トランジスタのアク
ティブ領域１５の基板中には、ソース及びドレイン領域
となる拡散層３１が形成されている。
【００２７】次に、本発明の実施例を示すＭＯＳＦＥＴ
の製造方法を以下に説明する。なお、以下に示す膜厚や
寸法並びに膜形成方法は一例に過ぎず、実際のデバイス
では適宜変更されるものとする。
の製造方法を以下に説明する。なお、以下に示す膜厚や
寸法並びに膜形成方法は一例に過ぎず、実際のデバイス
では適宜変更されるものとする。
【００２８】図２は本発明の第１実施例を示すＭＯＳＦ
ＥＴの製造工程断面図（その１）、図３はそのＭＯＳＦ
ＥＴの製造工程断面図（その２）である。
ＥＴの製造工程断面図（その１）、図３はそのＭＯＳＦ
ＥＴの製造工程断面図（その２）である。
【００２９】（１）まず、図２（ａ）に示すように、例
えば、周知のＬＯＣＯＳ法を利用して、ｐ型シリコン基
板１１上に素子分離のためのフィールド酸化膜１３を６
００ｎｍ程度形成後、例えばＣＶＤ法を利用して、砒素
がドープされたポリシリコン膜１７を３００ｎｍ程度堆
積させた後、同様の方法で、酸化膜１９を２００ｎｍ程
度堆積させる。その後、周知のホトリソ及びエッチング
によって、酸化膜１９及びポリシリコン膜１７とを形成
する。
えば、周知のＬＯＣＯＳ法を利用して、ｐ型シリコン基
板１１上に素子分離のためのフィールド酸化膜１３を６
００ｎｍ程度形成後、例えばＣＶＤ法を利用して、砒素
がドープされたポリシリコン膜１７を３００ｎｍ程度堆
積させた後、同様の方法で、酸化膜１９を２００ｎｍ程
度堆積させる。その後、周知のホトリソ及びエッチング
によって、酸化膜１９及びポリシリコン膜１７とを形成
する。
【００３０】（２）次に、図２（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法によって、ゲート
電極を埋め込むための溝２１の段差上部をエッチング除
去する。ここでのエッチングは、ホトリソグラフィーに
よって形成されたレジストパターンをマスクに、まず、
酸化膜１９を除去した後に、ポリシリコン膜１７を所定
の膜厚ｔ（ここでは、１００ｎｍ程度とする）までエッ
チング除去する。この膜厚ｔの制御としては、エッチン
グ時間をコントロールすることで容易に実現可能であ
る。
知のホトリソ及び異方性エッチング法によって、ゲート
電極を埋め込むための溝２１の段差上部をエッチング除
去する。ここでのエッチングは、ホトリソグラフィーに
よって形成されたレジストパターンをマスクに、まず、
酸化膜１９を除去した後に、ポリシリコン膜１７を所定
の膜厚ｔ（ここでは、１００ｎｍ程度とする）までエッ
チング除去する。この膜厚ｔの制御としては、エッチン
グ時間をコントロールすることで容易に実現可能であ
る。
【００３１】（３）次いで、図２（ｃ）に示すように、
例えばＣＶＤ法によって、酸化膜を５００ｎｍ程度全面
に堆積させた後、異方性エッチングによってその酸化膜
をエッチング除去することで、セルフアラインで幅ｄ１
が５００ｎｍ程度の第１のサイドウォール２３を形成す
る。
例えばＣＶＤ法によって、酸化膜を５００ｎｍ程度全面
に堆積させた後、異方性エッチングによってその酸化膜
をエッチング除去することで、セルフアラインで幅ｄ１
が５００ｎｍ程度の第１のサイドウォール２３を形成す
る。
【００３２】（４）更に、図３（ａ）に示すように、第
１のサイドウォール２３と酸化膜１９とをマスクにセル
フアラインで、ポリシリコン膜１７をｐ型シリコン基板
１１表面が露出するまで異方性エッチング除去後、第１
のサイドウォール２３と同様の形成方法で第２のサイド
ウォール２５を形成する。ここで、第２のサイドウォー
ル２５の幅ｄ２は形成時に堆積させる酸化膜厚によって
制御でき、ここでは５０ｎｍ程度形成するものとする。
１のサイドウォール２３と酸化膜１９とをマスクにセル
フアラインで、ポリシリコン膜１７をｐ型シリコン基板
１１表面が露出するまで異方性エッチング除去後、第１
のサイドウォール２３と同様の形成方法で第２のサイド
ウォール２５を形成する。ここで、第２のサイドウォー
ル２５の幅ｄ２は形成時に堆積させる酸化膜厚によって
制御でき、ここでは５０ｎｍ程度形成するものとする。
【００３３】（５）次に、図３（ｂ）に示すように、例
えば、ＲＴＡ法等の熱処理によって１０ｎｍ程度のゲー
ト酸化膜２７を形成し、更に、熱処理によってポリシリ
コン膜１７中の砒素を、シリコン基板側に固相拡散させ
ることによって拡散層３１を形成する。その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングにより、ゲート電極２９を形成する。
えば、ＲＴＡ法等の熱処理によって１０ｎｍ程度のゲー
ト酸化膜２７を形成し、更に、熱処理によってポリシリ
コン膜１７中の砒素を、シリコン基板側に固相拡散させ
ることによって拡散層３１を形成する。その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングにより、ゲート電極２９を形成する。
【００３４】上記したように構成したので、ポリシリコ
ン膜１７に形成される溝２１の段差部分の高さｔと第１
のサイドウォール２３の幅ｄ１さらに第２のサイドウォ
ール２５の幅ｄ２とを、プロセスを制御することによっ
て独立にコントロールすることができる。
ン膜１７に形成される溝２１の段差部分の高さｔと第１
のサイドウォール２３の幅ｄ１さらに第２のサイドウォ
ール２５の幅ｄ２とを、プロセスを制御することによっ
て独立にコントロールすることができる。
【００３５】そのため、溝２１の段差部分の高さｔを十
分小さく、第１のサイドウォール２３の幅ｄ１を十分に
大きく取ることによって、ゲート電極２９とソース及び
ドレイン電極となるポリシリコン膜１７のオーバーラッ
プ容量を十分低減でき、かつ第２のサイドウォール２５
の幅ｄ２を十分に小さくすることにより、チャネルのサ
イドウォール下の途切れがなく寄生抵抗の発生を防ぐこ
とができる。
分小さく、第１のサイドウォール２３の幅ｄ１を十分に
大きく取ることによって、ゲート電極２９とソース及び
ドレイン電極となるポリシリコン膜１７のオーバーラッ
プ容量を十分低減でき、かつ第２のサイドウォール２５
の幅ｄ２を十分に小さくすることにより、チャネルのサ
イドウォール下の途切れがなく寄生抵抗の発生を防ぐこ
とができる。
【００３６】次に、本発明の第２実施例について説明す
る。
る。
【００３７】図５は本発明の第２実施例を示すＭＯＳＦ
ＥＴの断面図である。この図においても、ＭＯＳＦＥＴ
の主要部のみ示し、ソースやドレインの引き出し電極等
は省略している。
ＥＴの断面図である。この図においても、ＭＯＳＦＥＴ
の主要部のみ示し、ソースやドレインの引き出し電極等
は省略している。
【００３８】以下、図５を用いて本発明によるＭＯＳＦ
ＥＴの構造について説明する。
ＥＴの構造について説明する。
【００３９】このＭＯＳＦＥＴは、従来の構造と同様
に、例えばｐ型シリコン基板４１上にフィールド酸化膜
４３が形成され、このフィールド酸化膜４３に囲まれた
トランジスタのアクティブ領域４５上に、砒素がドープ
されたエピタキシャルＳｉＧｅ層４７が形成され、更
に、そのエピタキシャルＳｉＧｅ層４７及びフィールド
酸化膜４３上には、ポリシリコン膜４９と酸化膜５１が
それぞれ積層に形成されている。更に、このアクティブ
領域４５上のエピタキシャルＳｉＧｅ層４７とポリシリ
コン膜４９及び酸化膜５１のゲート電極形成領域には溝
５３が形成されている。
に、例えばｐ型シリコン基板４１上にフィールド酸化膜
４３が形成され、このフィールド酸化膜４３に囲まれた
トランジスタのアクティブ領域４５上に、砒素がドープ
されたエピタキシャルＳｉＧｅ層４７が形成され、更
に、そのエピタキシャルＳｉＧｅ層４７及びフィールド
酸化膜４３上には、ポリシリコン膜４９と酸化膜５１が
それぞれ積層に形成されている。更に、このアクティブ
領域４５上のエピタキシャルＳｉＧｅ層４７とポリシリ
コン膜４９及び酸化膜５１のゲート電極形成領域には溝
５３が形成されている。
【００４０】ただし、従来のＭＯＳＦＥＴとの相違点
は、この溝５３の幅がエピタキシャルＳｉＧｅ層４７の
部分では狭く、またポリシリコン膜４９と酸化膜５１の
部分では広く形成するようにしている。そして、まずエ
ピタキシャルＳｉＧｅ層４７を底部としたポリシリコン
膜４９と酸化膜５１による溝５３の側壁部に、例えば酸
化膜から成る幅ｄ１の第１のサイドウォール５５を形成
し、さらにエピタキシャルＳｉＧｅ層４７の側壁と第１
のサイドウォール５５とを覆うように、例えば酸化膜か
ら成る幅ｄ２の第２のサイドウォール５７とを形成して
いる点である。
は、この溝５３の幅がエピタキシャルＳｉＧｅ層４７の
部分では狭く、またポリシリコン膜４９と酸化膜５１の
部分では広く形成するようにしている。そして、まずエ
ピタキシャルＳｉＧｅ層４７を底部としたポリシリコン
膜４９と酸化膜５１による溝５３の側壁部に、例えば酸
化膜から成る幅ｄ１の第１のサイドウォール５５を形成
し、さらにエピタキシャルＳｉＧｅ層４７の側壁と第１
のサイドウォール５５とを覆うように、例えば酸化膜か
ら成る幅ｄ２の第２のサイドウォール５７とを形成して
いる点である。
【００４１】ゲート酸化膜５９は、従来のＭＯＳＦＥＴ
同様に溝５３の底部に形成し、第２のサイドウォール５
７及びゲート酸化膜５９に囲まれた領域には、ゲート電
極６１が埋め込まれている。更に、トランジスタのアク
ティブ領域４５の基板中には、ソース及びドレイン領域
となる拡散層６３が形成されている。
同様に溝５３の底部に形成し、第２のサイドウォール５
７及びゲート酸化膜５９に囲まれた領域には、ゲート電
極６１が埋め込まれている。更に、トランジスタのアク
ティブ領域４５の基板中には、ソース及びドレイン領域
となる拡散層６３が形成されている。
【００４２】次に、本発明の第２実施例を示すＭＯＳＦ
ＥＴの製造方法を説明する。
ＥＴの製造方法を説明する。
【００４３】図６は本発明の第２実施例を示すＭＯＳＦ
ＥＴの製造工程断面図である。なお、以下に示す、膜厚
や寸法並びに膜形成方法は一例にすぎず、実際のデバイ
スでは適宜変更されるものとする。
ＥＴの製造工程断面図である。なお、以下に示す、膜厚
や寸法並びに膜形成方法は一例にすぎず、実際のデバイ
スでは適宜変更されるものとする。
【００４４】（１）まず、図６（ａ）に示すように、例
えば周知のＬＯＣＯＳ法を利用してｐ型シリコン基板上
４１に素子分離のためのフィールド酸化膜４３を６００
ｎｍ程度形成後、アクティブ領域中に選択的なエピタキ
シャル成長法を用いて、砒素がドープされたエピタキシ
ャルＳｉＧｅ層４７を５０ｎｍ程度成長する。続いて、
例えば、ＣＶＤ法を利用してポリシリコン膜４９を３０
０ｎｍ程度堆積させ、同様の方法で酸化膜５１を２００
ｎｍ程度堆積させ、その後、周知のホトリソ及びエッチ
ングによって、酸化膜５１及びポリシリコン膜４９とを
形成する。
えば周知のＬＯＣＯＳ法を利用してｐ型シリコン基板上
４１に素子分離のためのフィールド酸化膜４３を６００
ｎｍ程度形成後、アクティブ領域中に選択的なエピタキ
シャル成長法を用いて、砒素がドープされたエピタキシ
ャルＳｉＧｅ層４７を５０ｎｍ程度成長する。続いて、
例えば、ＣＶＤ法を利用してポリシリコン膜４９を３０
０ｎｍ程度堆積させ、同様の方法で酸化膜５１を２００
ｎｍ程度堆積させ、その後、周知のホトリソ及びエッチ
ングによって、酸化膜５１及びポリシリコン膜４９とを
形成する。
【００４５】（２）次に、図６（ｂ）に示すように、周
知のホトリソ及び異方性エッチング法により、ゲート電
極を埋め込むための溝５３の段差上部をエッチング除去
する。ここでのエッチングは、ホトリソグラフィーによ
って形成されたレジストパターンをマスクに、まず、酸
化膜５１を除去した後、ポリシリコン膜４９をエピタキ
シャルＳｉＧｅ層４７が露出するまでエッチング除去す
る。そして、例えば、ＣＶＤ法によって酸化膜を５００
ｎｍ程度全面に堆積させた後、異方性エッチングによっ
て、その酸化膜をエッチング除去することで、セルフア
ラインで幅ｄ１が５００ｎｍ程度の第１のサイドウォー
ル５５を形成する。
知のホトリソ及び異方性エッチング法により、ゲート電
極を埋め込むための溝５３の段差上部をエッチング除去
する。ここでのエッチングは、ホトリソグラフィーによ
って形成されたレジストパターンをマスクに、まず、酸
化膜５１を除去した後、ポリシリコン膜４９をエピタキ
シャルＳｉＧｅ層４７が露出するまでエッチング除去す
る。そして、例えば、ＣＶＤ法によって酸化膜を５００
ｎｍ程度全面に堆積させた後、異方性エッチングによっ
て、その酸化膜をエッチング除去することで、セルフア
ラインで幅ｄ１が５００ｎｍ程度の第１のサイドウォー
ル５５を形成する。
【００４６】（３）次に、図６（ｃ）に示すように、第
１のサイドウォール５５と酸化膜５１とをマスクにセル
フアラインで、エピタキシャルＳｉＧｅ層４７をシリコ
ン基板表面が露出するまでエッチング除去後、第１のサ
イドウォール５５と同様の形成方法で第２のサイドウォ
ール５７を形成する。ここで第２のサイドウォール５７
の幅ｄ２は形成時に堆積させる酸化膜厚によって制御で
き、ここでは５０ｎｍ程度形成するものとする。そし
て、例えばＲＴＡ法等の熱処理によって、１０ｎｍ程度
のゲート酸化膜５９を形成し、さらに熱処理によってエ
ピタキシャルＳｉＧｅ層４７中の砒素を、シリコン基板
側に固相拡散させることによって拡散層６３を形成す
る。 （４）次に、図６（ｄ）に示すように、その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングによりゲート電極６１を形成する。
１のサイドウォール５５と酸化膜５１とをマスクにセル
フアラインで、エピタキシャルＳｉＧｅ層４７をシリコ
ン基板表面が露出するまでエッチング除去後、第１のサ
イドウォール５５と同様の形成方法で第２のサイドウォ
ール５７を形成する。ここで第２のサイドウォール５７
の幅ｄ２は形成時に堆積させる酸化膜厚によって制御で
き、ここでは５０ｎｍ程度形成するものとする。そし
て、例えばＲＴＡ法等の熱処理によって、１０ｎｍ程度
のゲート酸化膜５９を形成し、さらに熱処理によってエ
ピタキシャルＳｉＧｅ層４７中の砒素を、シリコン基板
側に固相拡散させることによって拡散層６３を形成す
る。 （４）次に、図６（ｄ）に示すように、その後、ポリシ
リコン膜を全面に堆積させ、周知のホトリソ及びエッチ
ングによりゲート電極６１を形成する。
【００４７】上記したように構成したので、エピタキシ
ャルＳｉＧｅ層４７の膜厚は、その成長時間て高精度に
コントロール可能であるため十分な薄膜化が可能であ
り、また第１のサイドウォール５５の幅ｄ１を十分厚く
形成することで、ゲート電極６１とソース及びドレイン
拡散層の引き出し電極となるポリシリコン膜４９とオー
バーラップ容量を十分に低減することが可能である。
ャルＳｉＧｅ層４７の膜厚は、その成長時間て高精度に
コントロール可能であるため十分な薄膜化が可能であ
り、また第１のサイドウォール５５の幅ｄ１を十分厚く
形成することで、ゲート電極６１とソース及びドレイン
拡散層の引き出し電極となるポリシリコン膜４９とオー
バーラップ容量を十分に低減することが可能である。
【００４８】更に、第２のサイドウォール５７の幅ｄ２
を十分に小さくすることで、第２のサイドウォール５７
の下部まで拡散層を回り込ませることが可能になるた
め、寄生抵抗の発生を防ぐことが可能になる。
を十分に小さくすることで、第２のサイドウォール５７
の下部まで拡散層を回り込ませることが可能になるた
め、寄生抵抗の発生を防ぐことが可能になる。
【００４９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００５０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。
よれば、以下のような効果を奏することができる。
【００５１】（Ａ）請求項１及び２記載の発明によれ
ば、上記のように構成したので、ポリシリコン膜に形成
される溝の段差部分の高さと第１のサイドウォールの
幅、さらに第２のサイドウォールの幅とを、プロセスを
制御することによって独立にコントロールすることがで
きる。
ば、上記のように構成したので、ポリシリコン膜に形成
される溝の段差部分の高さと第１のサイドウォールの
幅、さらに第２のサイドウォールの幅とを、プロセスを
制御することによって独立にコントロールすることがで
きる。
【００５２】そのため、ポリシリコン膜に形成される溝
の段差部分の高さを十分小さく、第１のサイドウォール
の幅を十分に大きく取ることによって、ゲート電極とソ
ース及びドレイン電極となるポリシリコン膜のオーバー
ラップ容量を十分低減でき、かつ第２のサイドウォール
の幅を十分に小さくすることにより、チャネルのサイド
ウォール下の途切れがなく寄生抵抗の発生を防ぐことが
できる。
の段差部分の高さを十分小さく、第１のサイドウォール
の幅を十分に大きく取ることによって、ゲート電極とソ
ース及びドレイン電極となるポリシリコン膜のオーバー
ラップ容量を十分低減でき、かつ第２のサイドウォール
の幅を十分に小さくすることにより、チャネルのサイド
ウォール下の途切れがなく寄生抵抗の発生を防ぐことが
できる。
【００５３】そのため、本発明によれば、微細なゲート
長を有する高速で駆動能力の高い優れたＭＯＳＦＥＴを
提供することが可能となる。
長を有する高速で駆動能力の高い優れたＭＯＳＦＥＴを
提供することが可能となる。
【００５４】（Ｂ）請求項３及び４記載の発明によれ
ば、エピタキシャルＳｉＧｅ層の膜厚は、その成長時間
で高精度にコントロール可能であるため十分な薄膜化が
可能であり、また第１のサイドウォールの幅を十分厚く
形成することで、ゲート電極とソース及びドレイン拡散
層の引き出し電極となるポリシリコン膜とオーバーラッ
プ容量を十分に低減することが可能である。更に、第２
のサイドウォールの幅を十分に小さくすることで、第２
のサイドウォールの下部まで拡散層を回り込ませること
が可能になるため、寄生抵抗の発生を防ぐことが可能に
なる。
ば、エピタキシャルＳｉＧｅ層の膜厚は、その成長時間
で高精度にコントロール可能であるため十分な薄膜化が
可能であり、また第１のサイドウォールの幅を十分厚く
形成することで、ゲート電極とソース及びドレイン拡散
層の引き出し電極となるポリシリコン膜とオーバーラッ
プ容量を十分に低減することが可能である。更に、第２
のサイドウォールの幅を十分に小さくすることで、第２
のサイドウォールの下部まで拡散層を回り込ませること
が可能になるため、寄生抵抗の発生を防ぐことが可能に
なる。
【図１】本発明の第１実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図２】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その１）である。
工程断面図（その１）である。
【図３】本発明の第１実施例を示すＭＯＳＦＥＴの製造
工程断面図（その２）である。
工程断面図（その２）である。
【図４】従来のＭＯＳＦＥＴの断面図である。
【図５】本発明の第２実施例を示すＭＯＳＦＥＴの断面
図である。
図である。
【図６】本発明の第２実施例を示すＭＯＳＦＥＴの製造
工程断面図である。
工程断面図である。
１１，４１ ｐ型シリコン基板 １３，４３ フィールド酸化膜 １５，４５ アクティブ領域 １７，４９ ポリシリコン膜 １９，５１ 酸化膜 ２１，５３ 溝 ２３，５５ 第１のサイドウォール ２５，５７ 第２のサイドウォール ２７，５９ ゲート酸化膜 ２９，６１ ゲート電極 ３１，６３ 拡散層 ４７ エピタキシャルＳｉＧｅ層
Claims (3)
- 【請求項１】 （ａ）半導体基板上に導電膜及び第１の
絶縁膜を形成する工程と、 （ｂ）選択的エッチングにより前記第１の絶縁膜の所定
の部位を除去した後、前記導電膜を低部に一部残した状
態で途中までエッチング除去し、第１の溝を形成する工
程と、 （ｃ）前記第１の溝の側壁部に第２の絶縁膜を形成する
工程と、 （ｄ）前記第１の絶縁膜及び第２の絶縁膜をマスクに前
記導電膜を半導体基板が露出するまでエッチング除去
し、前記第１の溝の開口幅より小さい幅の第２の溝を形
成する工程と、 （ｅ）前記第２の溝の側壁と前期第２の絶縁膜を含む領
域に大３の絶縁膜を形成する工程とを含むことを特徴と
するＭＯＳＦＥＴの製造方法。 - 【請求項２】 半導体基板上に形成された１対のエピタ
キシャルＳｉＧｅ膜とポリシリコン膜とからなる導電膜
と、 前記導電膜下の前記半導体基板中に形成された拡散層
と、 前記導電膜の対向する面に設けられた絶縁膜と、 前記半導体基板表面の前記１対の導電膜間に設けられた
ゲート酸化膜と、 前記ゲート酸化膜上に形成されたゲート電極と、を含
み、 前記導電膜の前記対向する面は、エピタキシャルＳｉＧ
ｅ膜部分で間隔が狭く、かつポリシリコン膜部分で広く
設定されていることを特徴とするＭＯＳＦＥＴ。 - 【請求項３】 （ａ）半導体基板上のアクティブ領域
にエピタキシャルＳｉＧｅ膜とポリシリコン膜および第
１の絶縁膜を順次形成する工程と、 （ｂ）選択的エッチングにより、前記第１の絶縁膜およ
びポリシリコン膜の所定の部位を除去し、第１の溝を形
成した後、前記第１の絶縁膜及びポリシリコン膜の側壁
部に第２の絶縁膜を形成する工程と、 （ｃ）前記第１の絶縁膜及び前記第２の絶縁膜をマスク
に前記エピタキシャルＳｉＧｅ膜を半導体基板が露出す
るまでエッチング除去し、前記第１の溝の開口幅より小
さい幅の第２の溝を形成する工程と、 （ｄ）前記第２の溝の側壁と前記第２の絶縁膜を含む領
域に第３の絶縁膜を形成する工程とを含むことを特徴と
するＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14283295A JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14283295A JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335696A JPH08335696A (ja) | 1996-12-17 |
| JP3204872B2 true JP3204872B2 (ja) | 2001-09-04 |
Family
ID=15324661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14283295A Expired - Fee Related JP3204872B2 (ja) | 1995-06-09 | 1995-06-09 | Ｍｏｓｆｅｔ及びその製造方法 |
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|---|---|
| JP (1) | JP3204872B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011068028A1 (en) * | 2009-12-04 | 2011-06-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, semiconductor device, and method for manufacturing the same |
| JP2014063776A (ja) * | 2012-09-19 | 2014-04-10 | Toshiba Corp | 電界効果トランジスタ |
-
1995
- 1995-06-09 JP JP14283295A patent/JP3204872B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08335696A (ja) | 1996-12-17 |
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