JPH0982952A

JPH0982952A - 半導体装置及びその製造方法

Info

Publication number: JPH0982952A
Application number: JP7235421A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-13
Filing date: 1995-09-13
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】ＭＯＳトランジスタのソース・ドレイン拡散
層のチャネル方向広がり幅を一定に確保することがで
き、かつ拡散層にコンタクトをとることが容易で、より
微細化が可能な半導体装置を実現する。【解決手段】ＭＯＳＦＥＴを有する半導体装置におい
て、ｐ型シリコン基板１の素子分離領域に形成された第
１の素子分離絶縁膜３と、基板１の素子形成領域上にゲ
ート絶縁膜７を介して形成されたゲート電極８と、ゲー
ト電極８の側部に形成された側壁絶縁膜１２と、側壁絶
縁膜１２とセルフアラインで基板１に形成され、かつ該
側壁絶縁膜１２と離間して形成された第２の素子分離絶
縁膜４２と、ゲート電極８を挟んで基板表面に形成され
たソース・ドレイン領域９と、ソース又はドレイン領域
と接続され第２の素子分離絶縁膜４２上に延在して形成
された電極１０とを備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ（金属／絶
縁膜／半導体）構造のＦＥＴを有する半導体装置に係わ
り、特にＭＩＳＦＥＴのソース・ドレイン拡散層容量の
低減を図った半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、トランジスタとキャパシタからメ
モリセルを構成したダイナミック型半導体記憶装置（Ｄ
ＲＡＭ）においては、高集積化に伴い情報電荷を蓄積す
るセルキャパシタの面積を縮小する必要性が高まってい
る。しかし、セルキャパシタの面積縮小に伴い、信号振
幅が小さくなりメモリ内容が誤って読み出されたり、α
線などによってメモリ内容が破壊されるソフトエラーが
問題になっている。これらの要因として、ソース・ドレ
イン領域と基板との拡散容量、及びソース・ドレイン領
域が形成する空乏層の基板への面積増大があげられる。

【０００３】ここで、素子分離絶縁膜とゲート電極を別
マスクで作成するトランジスタ構造においては、高集積
化が進むにつれ前記の問題に関連した次のような欠点が
あった。

【０００４】図１１に示す従来の平面型ＭＯＳＦＥＴの
構造を参照して、この問題点を説明する。図１１（ａ）
は平面図で、図１１（ｂ）は（ａ）の矢視Ａ−Ａ′断面
図であり、図中の１はｐ型シリコン基板、３は素子分離
絶縁膜、７はゲート絶縁膜、８はゲート電極、９はソー
ス・ドレイン領域（ｎ型拡散層）、１２は側壁絶縁膜、
１３は上部絶縁膜を示す。

【０００５】従来、素子分離絶縁膜３を形成し、さらに
ゲート電極８を形成した後、全面にイオン打ち込みを行
い、ソース・ドレイン領域９を形成する。この際、素子
分離絶縁膜３とゲート電極８とのマスクの合わせズレに
よって、ｎ型拡散層９のチャネル方向長さ（図１１
（ａ）にｘで示す）を一定に保つことが難しくなる。

【０００６】ここで、ｘが小さくなると、拡散層９のコ
ンタクト面積が縮小し、コンタクト抵抗を低減すること
が困難になる。このため、素子分離絶縁膜３とゲート電
極８とのマスクの合わせ余裕を確保する必要があるが、
合わせ余裕を大きくすると拡散層容量が増大し、拡散層
９が形成する空乏層の基板１に対する面積が増大してし
まう。また、拡散層面積が増大するため、拡散層９と基
板１との間のリーク電流も増加する。

【０００７】このような空乏層面積の増大やリーク電流
の増大は、ＤＲＡＭにおいて極めて大きな問題となる。
即ち、ＤＲＡＭにおいては、セルリーク電流が増大する
と、信号振幅が小さくなりメモリ内容が誤って読み出さ
れしまう。さらに、空乏層面積が増大すると、面積増大
した空乏層を通過したα線などによってメモリ内容が破
壊されるソフトエラー増大につながってしまう。

【０００８】なお、これら問題は、ＤＲＡＭのみなら
ず、トランジスタのソース又はドレインにつながった節
点が浮遊状態になるダイナミックＭＩＳ回路でも同様に
生ずることである。

【０００９】

【発明が解決しようとする課題】このように従来、素子
分離絶縁膜とソース・ドレイン拡散層を別マスクで作成
したトランジスタ構造では、ソース・ドレイン拡散層の
広がりの合わせずれのために、拡散層の広がり幅を一定
に保つことが困難で、ソース・ドレイン拡散層の面積が
増大してノイズやソフトエラーに対する耐性が小さくな
るという問題があった。

【００１０】本発明は、上記問題を解決すべくなされた
もので、その目的とするところは、ソース・ドレイン拡
散層のチャネル方向広がり幅を一定に確保することがで
き、かつ拡散層にコンタクトをとることが容易で、より
微細化が可能な半導体装置及びその製造方法を提供する
ことにある。

【００１１】

【課題を解決するための手段】

（概要）本発明の骨子は、ゲート側壁絶縁膜形成後又は
ソース・ドレイン拡散層を形成後に、側壁絶縁膜の側面
に一定領域の拡散層領域を確保し、ゲート領域と合わせ
ずれなく新たな素子分離絶縁膜を形成することにある。
拡散層領域の確保には、絶縁膜形成防止膜を異方性エッ
チングによりゲート側壁に残す方法を用い、リソグラフ
ィの合わせ精度の制限なしに拡散層のチャネル方向長さ
を一定の値に確保できるところに本発明の特徴がある。

【００１２】即ち本発明は、ＭＩＳＦＥＴを有する半導
体装置において、半導体基板の素子分離領域に形成され
た第１の素子分離絶縁膜と、前記基板の素子形成領域上
にゲート絶縁膜を介して形成されたゲート電極と、前記
ゲート電極の側部に形成された側壁絶縁膜と、前記ゲー
ト電極の側部方向の少なくとも一方に前記側壁絶縁膜と
セルフアラインで前記基板に形成され、かつ該側壁絶縁
膜と所定距離離間して形成された第２の素子分離絶縁膜
と、前記ゲート電極を挟んで前記基板表面に形成された
ソース・ドレイン領域と、前記ソース又はドレイン領域
と接続され第２の素子分離絶縁膜上に延在して形成され
た電極とを具備してなることを特徴とする。

【００１３】また本発明は、複数のＭＩＳＦＥＴを有す
る半導体装置において、半導体基板の素子分離領域に形
成された第１の素子分離絶縁膜と、前記基板の素子形成
領域上に平行配置された複数本のゲート電極と、前記各
ゲート電極の側部にそれぞれ形成された側壁絶縁膜と、
隣接するゲート電極間において前記側壁絶縁膜とセルフ
アラインで前記基板に形成され、かつ該側壁絶縁膜と所
定距離離間して形成された第２の素子分離絶縁膜と、前
記ゲート電極を挟んで前記基板表面に形成されたソース
・ドレイン領域と、前記ソース又はドレイン領域と接続
され第２の素子分離絶縁膜上に延在して形成された電極
とを具備してなることを特徴とする。

【００１４】また本発明は、上記構成の半導体装置の製
造方法において、半導体基板上にゲート絶縁膜を介して
ゲート電極を形成する工程と、前記ゲート電極をマスク
に前記基板表面にソース・ドレイン領域を形成する工程
と、次いで前記ゲート電極の側部に側壁絶縁膜を形成す
る工程と、前記側壁絶縁膜の側部に側壁スペーサを形成
する工程と、前記側壁絶縁膜及び側壁スペーサで覆われ
ていないソース・ドレイン領域に第２の素子分離絶縁膜
を形成する工程と、次いで前記側壁スペーサを除去して
ソース・ドレイン領域を露出させる工程と、次いで前記
ソース又はドレイン領域と接続し第２の素子分離絶縁膜
上に延在した電極を形成する工程とを含むことを特徴と
する。

【００１５】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第２の素子分離絶縁膜は、半導体基板よりも誘電率
が低いものである。 (2) ソース側の側壁絶縁膜と第２の素子分離絶縁膜との
距離ｘ、ドレイン側の側壁絶縁膜と第２の素子分離絶縁
膜との距離ｙを、０．９＜ｙ／ｘ＜１．１が成立するよ
う設定したこと。 (3) 第２の素子分離絶縁膜の領域が、ソース・ドレイン
領域よりも少ない平面積を有すること。 (4) ソース又はドレイン領域と接続し、第２の素子分離
絶縁膜上に延在した電極が、ソース・ドレイン領域と同
じ単結晶半導体からなること。（作用）本発明の構造では、ゲート電極の側壁絶縁膜の
外側にチャネル方向一定長さのソース・ドレイン拡散層
が合わせずれなく確保される。従って、微細化が進んで
も、拡散層へのコンタクト面積が合わせズレによって縮
小することがなく、コンタクト抵抗が増加する問題が解
消される。さらに、ソース・ドレイン拡散層の面積も一
定に保たれるため拡散層容量も一定値に抑えられ、拡散
層が形成する空乏層の基板に対する面積を一定に抑えら
れるため、拡散層と基板とのリーク電流も低減できる。
これは、ＤＲＡＭのセルトランジスタを構成する上で極
めて大きなメリットとなる。

【００１６】また、素子分離絶縁膜のチャネル方向長さ
を従来の合わせ余裕分だけ大きくすることができ、素子
分離特性を向上できる。さらに、この素子分離形成工程
がゲート形成後であるため、ゲート形成に伴う熱工程を
経ることなく、チャネルストッパイオンの拡散や前処理
による素子分離絶縁膜の減少や形状変化も防ぐことがで
きる。また、完全ＳＯＩ（Silicon-On-Insulator）構造
のトランジスタに比べ、基板とコンタクトがチャネルの
下で形成される構造であるため、正孔蓄積によるしきい
値シフトやしきい値悪化という基板フローティング効果
も抑えることができる。

【００１７】また、本発明の製造方法を用いると、リソ
グラフィの合わせ精度の制限なしにソース・ドレイン拡
散層のチャネル方向長さを一定の値に確保できる提案の
構造と、広い拡散層を確保できる従来の構造を同時形成
することができる。このため、広い拡散層を用いた抵
抗，コンデンサやダイオードなども同時実現でき、大き
な回路変更なく必要な所のみ本提案の素子分離構造を用
いることができる。

【００１８】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。（実施形態１）図１は本発明の第１の実施形態に係わる
半導体装置の素子構造を説明するためのもので、（ａ）
は構造平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図で
ある。図を簡略化するため、トランジスタの最も右側及
び２つのトランジスタに挟まれた領域に本提案の素子分
離形成構造を、最も左側に同時形成できる素子分離を形
成しない構造を示す。これらは、図の配置で形成する必
要は必ずしもなく、それぞれ別個の位置で実施すること
ができる。

【００１９】ｐ型シリコン基板１の素子分離領域には第
１の素子分離絶縁膜３が形成され、素子分離絶縁膜３で
囲まれた素子形成領域に平面型ＭＯＳトランジスタが作
成されている。即ち、素子形成領域の基板１の上部に
は、ゲート酸化膜（ゲート絶縁膜）７を介してゲート電
極８（８₁ ，８₂ ）が形成されている。ゲート電極８の
両側にはｎ型拡散層９が形成され、ＭＯＳトランジスタ
のソース及びドレインとなっている。ゲート電極８の側
壁には側壁絶縁膜１２が形成され、ゲート電極８の上部
には上部絶縁膜１３が形成されている。

【００２０】そして、ｎ型拡散層９に隣接してトランジ
スタの最も右側及びトランジスタ間には、第２の素子分
離絶縁膜４２が形成されている。この素子分離絶縁膜４
２と側壁絶縁膜１２との距離は、２つの拡散層上で同じ
く保たれている。また、ソース又はドレイン領域９と接
続し、絶縁膜４２上に伸延した電極１０が形成されてい
る。

【００２１】次に、本実施形態における製造方法を、図
２〜図６を用いて説明する。これらの図の（ａ）（ｂ）
は、図１（ａ）（ｂ）の平面及び断面に対応する製造工
程図である。

【００２２】まず、図２に示すように、例えばボロン濃
度１０¹⁶〜１０¹⁸ｃｍ^-3のｐ型シリコン基板１に、例え
ばボロンを１０¹²〜１０¹⁴ｃｍ^-2程度パンチスルースト
ッパとしてイオン注入した後、シリコン基板１上に、例
えばＬＯＣＯＳ法によりフィールド酸化膜（第１の素子
分離絶縁膜）３を形成する。

【００２３】次いで、基板１の表面を例えば５〜１０ｎ
ｍ酸化してゲート酸化膜７を形成した後、ゲート電極８
となる多結晶シリコン膜を全面に堆積し、ＰＯＣｌ₃ 拡
散を行ってこれを低抵抗化する。さらに、上部絶縁膜１
３となる、例えばシリコン窒化膜を１０〜２００ｎｍ全
面堆積した後、リソグラフィと反応性イオンエッチング
により加工して、ゲート電極８を形成する。続いて、全
面に例えばＡｓをイオン注入して、ソース・ドレイン領
域となるｎ型拡散層９を作成する。

【００２４】次いで、側壁絶縁膜１２となるシリコン窒
化膜を例えば２０〜２００ｎｍさらに全面堆積し、異方
性エッチングによって切り立ったゲート電極８の側壁に
絶縁膜１２を残すことによりゲートの側壁絶縁膜を形成
する。この側壁絶縁膜１２とリソグラフィの直前に堆積
した上部絶縁膜１３がゲート電極８を取り囲む形にな
り、後で形成する導電性電極とゲート電極８との電気的
絶縁を保つことが容易になる。この後、ｎ型拡散層９と
の接続抵抗を下げるため、例えばヒ素などを拡散層９に
イオン注入してもよい。

【００２５】次いで、図３に示すように、エッチングス
トッパとなる膜１４として例えばシリコン酸化膜を全面
堆積後、例えばシリコン窒化膜からなる酸化防止膜（側
壁スペーサ）４３をさらに全面堆積する。なお、このエ
ッチングストッパ膜１４は、酸化防止膜４３のエッチン
グに対して先に形成した側壁絶縁膜１２及び上部絶縁膜
１３がエッチング耐性を有するならば、省略できる。

【００２６】次いで、必要であれば、図３の左側に示す
ように、本構造が必要ない部分にリソグラフィによって
レジスト４６を残置する。さらに、図４に示すように、
異方性エッチングによって切り立ったゲート電極８の側
壁に酸化防止膜４３を残すことにより、ゲートから一定
の領域に酸化防止膜４３の側壁スペーサを形成する。さ
らに、後に形成する第２の素子分離絶縁膜の耐圧特性を
向上させるため、例えばボロンをパンチスルーストッパ
として例えば１０¹²〜１０¹⁴ｃｍ^-2程度シリコン基板１
に注入してもよい。

【００２７】次いで、図５に示すように、例えば水蒸気
雰囲気で５０〜５００ｎｍ酸化を行うことにより、第２
の素子分離絶縁膜４２を形成する。素子分離絶縁膜４２
の基板主平面からの深さは拡散層９の深さよりも深くす
る必要がある。さらに、側壁酸化防止膜４３及びエッチ
ングストッパ膜１４をエッチングによって取り去ること
により、ゲート近傍の基板１を表面に露出させる。ここ
で、図６に示すように、エッチングストッパ膜１４を異
方性エッチングによって切り立ったゲート電極８の側壁
に残した方が、後に形成する導電性電極とゲート電極８
との電気的絶縁を保つことが容易になる。

【００２８】これ以降は、例えばシリコンを選択成長す
ることにより、露出した基板表面及び素子分離絶縁膜４
２上に導電性パッド（電極）１０を形成することによっ
て、前記図１に示す構造が得られる。この際、選択成長
厚は、フィールド酸化膜３上で導電性パッド１０が互い
に分離されるようにし、例えばフィールド酸化膜３の基
板１からの高さよりも薄くすればよい。この後に、導電
性パッド１０を低抵抗化するために、Ａｓ又はＰをイオ
ン注入してもよい。

【００２９】なお、選択エピタキシャル成長する代わり
に、例えば全面に多結晶シリコンを堆積し、例えばＡｓ
又はＰをイオン注入して低抵抗化した後、リソグラフィ
と反応性イオンエッチングによりソースドレイン部分に
導電性パッド１０を残す方法を用いても良い。また、こ
の際、ソース・ドレインにコンタクトを形成する部分で
２つのゲートで挟まれている領域では、導電性パッド１
０が２つのコンタクト間を接続するように調整すると、
コンタクト孔がゲート側壁から離れ素子分離膜４２上に
形成された場合でも、導電性パッド１０へコンタクトを
容易にとることができる。

【００３０】ここで、上記のように導電性パッド１０を
２つのコンタクト間で接続すると、回路的には素子分離
絶縁膜４２がないのと同じであるが、素子分離絶縁膜４
２の存在によりソース・ドレイン領域９と基板１との接
合容量が小さくなっている。また、トランジスタ間を分
離する必要がある場合は、導電性パッド１０が隣接する
もの同士で接触しないようにすればよい。

【００３１】このように本実施形態では、側壁絶縁膜１
２及び上部絶縁膜１３で覆われたゲート電極８の側部に
酸化防止膜４３を形成し、これをマスクに第２の素子分
離絶縁膜４２を形成しているので、ゲート電極８の側壁
絶縁膜１２の外側にチャネル方向一定長さのソース・ド
レイン拡散層９が合わせずれなく確保される。従って、
微細化が進んでも、拡散層９へのコンタクト面積が合わ
せズレによって縮小することがなく、コンタクト抵抗が
増加する問題が解消される。さらに、ソース・ドレイン
拡散層９の面積も一定に保たれるため拡散層容量も一定
値に抑えられ、拡散層９が形成する空乏層の基板に対す
る面積を一定に抑えられるため、拡散層と基板とのリー
ク電流も低減できる。従って、ＤＲＡＭのセルトランジ
スタとして極めて有効である。

【００３２】また、酸化防止膜４３をゲート側壁に形成
する際、基板１までエッチングをせず、反応性イオンエ
ッチングのダメージを受ける部分が素子分離絶縁膜４２
として酸化されるために、基板１へのダメージが小さく
欠陥の少ない素子分離絶縁膜４２を形成できる。

【００３３】また、素子分離絶縁膜４２のチャネル方向
長さを従来の合わせ余裕分だけ大きくすることができ、
素子分離特性を向上できる。さらに、この素子分離形成
工程がゲート形成後であるため、ゲート形成に伴う熱工
程を経ることなく、チャネルストッパイオンの拡散や前
処理による素子分離絶縁膜４２の減少や形状変化も防ぐ
ことができる。また、完全ＳＯＩ構造のトランジスタに
比べ、基板１とコンタクトがチャネルの下で形成される
構造であるため、正孔蓄積によるしきい値シフトやしき
い値悪化という基板フローティング効果も抑えることが
できる。（実施形態２）図７は本発明の第２の実施形態に係わる
半導体装置の素子構造を説明するためのもので、（ａ）
は構造平面図、（ｂ）は（ａ）の矢視Ａ−Ａ′断面図で
ある。図を簡略化するため、トランジスタの最も右側及
び２つのトランジスタに挟まれた領域に本提案の素子分
離形成構造を、最も左側に同時形成できる素子分離を形
成しない構造を示す。これらは、図の配置で形成する必
要は必ずしもなく、それぞれの位置に別個に実施するこ
とができる。なお、図１と同一部分には同一符号を付し
て、その詳しい説明は省略する。

【００３４】本実施形態は、基本的な構成は先に説明し
た第１の実施形態と同一であるが、素子分離絶縁膜４２
の形成法が第１の実施形態とは異なっている。また、第
１の素子分離絶縁膜３の形成も異なっており、本実施形
態では半導体基板にトレンチを形成し、このトレンチに
シリコン酸化膜を選択的に埋め込んでいる。本構造で
は、素子分離絶縁膜４２の形成前に、図８に示すよう
に、酸化防止膜４３をマスクとして半導体基板１を、例
えば２０〜１０００ｎｍエッチングし、トレンチを形成
する。この後、例えば３０〜１００ｋｅＶ，１０¹²〜１
０¹⁴ｃｍ^-2でボロンをイオン注入し、素子分離絶縁膜４
２下の素子分離特性を向上させても良い。

【００３５】次いで、図９に示すように、例えば水蒸気
雰囲気又は酸素雰囲気で５〜２００ｎｍ酸化を行うこと
により、素子分離絶縁膜４２を形成する。この際、素子
分離絶縁膜４２は拡散層９よりも深く形成する。この
後、さらに、酸化防止膜４３及びエッチングストッパ膜
１２をエッチングによって取り去ることにより、ゲート
近傍の基板１を表面に露出し、第１の実施形態と同様に
導電性パッド１０を形成する。

【００３６】本実施形態では、素子分離絶縁膜４２の厚
さを厚くしなくても、トレンチ深さを深くすることによ
り、拡散層９より深い素子分離絶縁膜４２を形成するこ
とが可能である。このため、素子分離絶縁膜４２形成に
伴う応力発生を防ぐことができ、深いトレンチを形成す
ることにより、素子分離特性をさらに向上させることが
できる。

【００３７】さらに、半導体基板１内にトレンチを深く
形成することにより、半導体主平面より上に形成される
素子分離絶縁膜４２を減少することができる。このた
め、導電性パッド１０を選択成長で形成する場合に、横
方向成長を素子分離絶縁膜４２の段差によって妨げられ
なくなり、素子分離絶縁膜４２上により広がった導電性
パッド１０を形成できる。（実施形態３）図１０は本発明の第３の実施形態に係わ
る半導体装置の素子構造を説明するためのもので、
（ａ）は素子構造平面図、（ｂ）は（ａ）の矢視Ａ−
Ａ′断面図である。図を簡略化するため、トランジスタ
の最も右側及び２つのトランジスタに挟まれた領域に本
提案の素子分離形成構造を、最も左側に同時形成できる
素子分離を形成しない構造を示す。これらは、図の配置
で形成する必要は必ずしもなく、それぞれ別個の位置に
実施することができる。なお、図１と同一部分には同一
符号を付して、その詳しい説明は省略する。

【００３８】本実施形態は、基本的な構成は第１の実施
形態と同一であるが、側壁酸化防止膜４３をエッチング
する際に、側壁絶縁膜１２の材質にエッチング耐性を具
備させることによってエッチングストッパ膜１４を省略
した点が異なっている。これは、例えば側壁絶縁膜１２
としてシリコン酸化膜を用い、側壁酸化防止膜４３とし
てシリコン窒化膜、上部絶縁膜１３にシリコン酸化膜若
しくはシリコン窒化膜を用いることにより、側壁絶縁膜
１２の酸化を防止し、実現することができる。製造工程
は、ストッパ絶縁膜を用いない以外は第１の実施形態と
同一なので省略する。

【００３９】本実施形態では、エッチングストッパ膜１
４を形成していないため、工程が簡略化でき、エッチン
グストッパ膜１４の厚さだけ、より径の小さなコンタク
トに対応できる。

【００４０】なお、本発明は上述した各実施形態に限定
されるものではない。前記実施形態では、素子分離絶縁
膜３，４２の作成法として熱酸化による酸化膜形成法を
示し、側壁絶縁膜１２の形成法としてシリコン窒化膜を
堆積する方法を示したが、３０ｋｅＶ程度の低加速エネ
ルギーで酸素又は窒素を注入した酸化膜又は窒化膜を形
成してもよいし、絶縁膜を堆積する方法で形成してもよ
いし、これらを組み合わせてもよい。また、素子分離絶
縁膜３，４２や側壁絶縁膜１２の形成法としては、シリ
コンをシリコン酸化膜やシリコン窒化膜に変換するこれ
ら以外の方法、例えば酸素イオンを堆積したシリコンに
注入する方法や、堆積したシリコンを酸化する方法を用
いてもかまわない。また、勿論、この絶縁膜にシリコン
窒化膜その他強誘電体膜、常誘電体膜の単層膜またはそ
れらの複合膜を用いることもできる。

【００４１】また、エッチングストッパ膜１４は酸化防
止膜４３のエッチングの際、エッチング耐性がある膜で
あれば良く、多結晶シリコン膜，単結晶シリコン膜，Ｓ
ｉＧｅ膜、その他強誘電体膜、常誘電体膜の単層膜又は
それらの複合膜を用いることもできる。

【００４２】実施形態としては、第１の素子分離絶縁膜
３としてＬＯＣＯＳ素子分離膜を用いた例を示したが、
リセスド（Recessed）ＬＯＣＯＳや改良ＬＯＣＯＳ法、
トレンチ分離の素子分離やフィールドシールド分離を用
いても良いし、これらを組み合わせてもよい。

【００４３】実施形態としては、レジスト４６を取り除
くのに灰化する方法を示したが、硫酸による酸化剤や有
機溶媒を用いて取り除いても良い。実施形態では、ｐ型
シリコン基板上１に半導体構造を形成したが、代わりに
ｎ型シリコン基板やＳＯＩ基板、ＧａＡｓ基板、ＩｎＰ
基板を用いても良い。

【００４４】実施形態では、導電性パッド１０にヒ素を
イオン注入した多結晶シリコン膜又はエピタキシャル成
長膜を用いたが、ヒ素をＡｓＳＧ等により固相拡散して
もよいし、膜形成時に同時にヒ素をドープした、いわゆ
るドープド多結晶シリコン膜を用いてもよいし、選択成
長時に燐などをドーピングしてもよい。また、ヒ素の代
わりに燐を同様な手法でドーピングしてもよい。また、
導電性パッド１０をボロン等をドープしたｐ型とするこ
ともできる。さらに、導電性パッド１０の材料として、
多結晶シリコン以外の単結晶シリコン，ポーラスシリコ
ン，アモルファスシリコン／ＳｉＧｅ混晶，ＳｉＣ混
晶，ＧａＡｓ，Ｗ，Ｔａ，Ｔｉ，Ｈｆ，Ｃｏ，Ｐｔ，Ｐ
ｄの金属或いはそのシリサイドを用いることもできる。
また、これらの積層構造にしてもよい。

【００４５】実施形態としては、側壁絶縁膜１２の形成
後に酸化防止膜４３をさらに側壁残しする方法を示した
が、側壁絶縁膜１２を形成せずに酸化防止膜４３をゲー
ト側壁に形成し、素子分離絶縁膜４２を形成した後に酸
化防止膜４３をエッチングで取り去り、その後に側壁絶
縁膜１２を形成して、さらに接続電極１０を形成するよ
うにしても良い。また、側壁絶縁膜１２と酸化防止膜４
３を併合し、酸化防止膜４３をゲート側壁に形成し素子
分離絶縁膜４２を形成した後、酸化防止膜４３をエッチ
ングでゲート側壁に沿って薄膜化し拡散層９の一部を表
面に露出した後、側壁絶縁膜１２とする方法でもよい。
これらでは、側壁絶縁膜形成を一度で行えるため、側壁
形成が困難な小さなコンタクトでも実現しやすい特徴が
ある。

【００４６】実施形態としては、ソース・ドレイン領域
をゲート電極をマスクとして形成したが、ゲート側壁絶
縁膜形成後で側壁スペーサ形成前、又は第２の素子分離
絶縁膜を形成し、側壁スペーサを除去した後にソース・
ドレイン領域を形成することも可能である。この場合、
ソース・ドレイン領域はチャネル領域に対してオフセッ
トに形成しても良いし、チャネル側にソース・ドレイン
拡散層を熱処理により延ばしても良い。

【００４７】実施形態としては、ｎチャネルＭＯＳトラ
ンジスタを用いたがｐチャネルＭＯＳトランジスタを用
いてもよい。ゲート絶縁膜は酸化膜に限らず他の絶縁膜
を用いてもよい。つまり、ＭＯＳ構造に限らず、ＭＩＳ
構造のトランジスタに適用することができる。その他、
本発明の要旨を逸脱しない範囲で、種々変形して実施す
ることができる。

【００４８】

【発明の効果】以上詳述したように本発明によれば、ゲ
ート側壁絶縁膜形成後又はソース・ドレイン拡散層を形
成後に、側壁絶縁膜の側面に一定領域の拡散層領域を確
保し、ゲート領域と合わせずれなく新たな素子分離絶縁
膜を形成することにより、ソース・ドレイン拡散層のチ
ャネル方向広がり幅を一定に確保することができ、かつ
拡散層にコンタクトをとることが容易で、より微細化が
可能な半導体装置及びその製造方法を実現することが可
能となる。

【図面の簡単な説明】

【図１】第１の実施形態に係わる半導体装置の素子構造
を示す平面図と断面図。

【図２】第１の実施形態における製造工程を示す平面図
と断面図。

【図３】第１の実施形態における製造工程を示す平面図
と断面図。

【図４】第１の実施形態における製造工程を示す平面図
と断面図。

【図５】第１の実施形態における製造工程を示す平面図
と断面図。

【図６】第１の実施形態における製造工程を示す平面図
と断面図。

【図７】第２の実施形態に係わる半導体装置の素子構造
を示す平面図と断面図。

【図８】第２の実施形態における製造工程を示す平面図
と断面図。

【図９】第２の実施形態における製造工程を示す平面図
と断面図。

【図１０】第３の実施形態に係わる半導体装置の素子構
造を示す平面図と断面図。

【図１１】従来の問題点を説明するためのＭＯＳトラン
ジスタの平面図と断面図。

【符号の説明】１…ｐ型シリコン基板３…フィールド酸化膜（第１の素子分離絶縁膜）７…ゲート酸化膜（ゲート絶縁膜）８…ゲート電極９…ｎ型拡散層（ソース・ドレイン領域）１０…導電性パッド（電極）１２…側壁絶縁膜１３…上部絶縁膜１４…エッチングストッパ膜４２…素子分離絶縁膜（第２の素子分離絶縁膜）４３…酸化防止膜（側壁スペーサ）４６…レジスト

Claims

【特許請求の範囲】

【請求項１】半導体基板の素子分離領域に形成された第
１の素子分離絶縁膜と、前記基板の素子形成領域上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ゲー
ト電極の側部に形成された側壁絶縁膜と、前記ゲート電
極の側部方向の少なくとも一方に前記側壁絶縁膜とセル
フアラインで前記基板に形成され、かつ該側壁絶縁膜と
所定距離離間して形成された第２の素子分離絶縁膜と、
前記ゲート電極を挟んで前記基板表面に形成されたソー
ス・ドレイン領域と、前記ソース又はドレイン領域と接
続され第２の素子分離絶縁膜上に延在して形成された電
極とを具備してなることを特徴とする半導体装置。
【請求項２】半導体基板の素子分離領域に形成された第
１の素子分離絶縁膜と、前記基板の素子形成領域上に平
行配置された複数本のゲート電極と、前記各ゲート電極
の側部にそれぞれ形成された側壁絶縁膜と、隣接するゲ
ート電極間において前記側壁絶縁膜とセルフアラインで
前記基板に形成され、かつ該側壁絶縁膜と所定距離離間
して形成された第２の素子分離絶縁膜と、前記ゲート電
極を挟んで前記基板表面に形成されたソース・ドレイン
領域と、前記ソース又はドレイン領域と接続され第２の
素子分離絶縁膜上に延在して形成された電極とを具備し
てなることを特徴とする半導体装置。
【請求項３】半導体基板上に平面形状のＭＩＳＦＥＴを
有する半導体装置の製造方法において、前記半導体基板上に前記ＭＩＳＦＥＴのゲート電極を形
成する工程と、前記ゲート電極をマスクに前記基板表面
にソース・ドレイン領域を形成する工程と、前記ゲート
電極の側部に側壁絶縁膜を形成する工程と、前記側壁絶
縁膜の側部に側壁スペーサを形成する工程と、前記側壁
絶縁膜及び側壁スペーサで覆われていないソース・ドレ
イン領域に第２の素子分離絶縁膜を形成する工程と、前
記側壁スペーサを除去してソース・ドレイン領域を露出
させる工程と、前記ソース又はドレイン領域と接続し第
２の素子分離絶縁膜上に延在した電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。