JP3271453B2 - 半導体装置における素子分離領域の形成方法 - Google Patents

半導体装置における素子分離領域の形成方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体装置における
素子分離領域の形成方法に関するものである。
【０００２】
【従来の技術】近年、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）等の半導体装置の高集積化に伴い、素
子分離形成方法として従来のＬＯＣＯＳ法に比較してよ
り微細な領域で素子分離が可能なトレンチ分離法の適用
が検討されている。
【０００３】以下に、ダイナミックランダムアクセスメ
モリのメモリセル部の素子分離に、このトレンチ分離法
を適用した例を図１９ないし図２４に基づいて説明す
る。まず、図１９に示すように、第１導電型（例えばＰ
型）のシリコン基板からなる半導体基板１の主面上にレ
ジスト層２を形成する。このレジスト層２に開口２ａを
形成する。このレジスト層２の開口２ａは、半導体基板
１の素子形成領域を囲う半導体基板１の素子分離形成領
域が位置する位置に形成される。この開口２ａが形成さ
れたレジスト層２をマスクとして、開口２ａにて露出さ
れた半導体基板１の一主面を通常のエッチング技術を用
いてエッチングし、半導体基板１の素子分離形成領域に
溝（トレンチ）３を形成する。
【０００４】次に、図２０に示すように、開口２ａが形
成されたレジスト層２をマスクとして、第１導電型の不
純物をイオン注入法及び斜めイオン注入法によりイオン
注入し、半導体基板１に形成された溝３の側面及び底面
に素子分離のための不純物層４（チャネルストッパとし
て機能する）を形成する。そして、図２１に示すよう
に、レジスト層２を除去し、半導体基板１の溝３内及び
一主面上にＣＶＤ法によって絶縁層を形成し、その後、
絶縁層をエッチバックして半導体基板１の一主面上の絶
縁層をすべて除去し、溝３内のみに埋め込み絶縁層５を
形成する。このようにして形成された、溝３、不純物層
４及び埋め込み絶縁層５によって、半導体基板１の素子
形成領域を囲う素子分離領域を構成しているものであ
る。
【０００５】次に、図２２に示すように、半導体基板１
の一主面上及び埋め込み絶縁層５上に酸化シリコン（Ｓ
i Ｏ2 ）膜からなるゲート絶縁膜６を形成し、このゲー
ト絶縁膜６上にポリシリコン層を形成後、ポリシリコン
層をエッチングしてゲート電極７ａを有したワード線７
を並行に複数本形成する。次に、ゲート電極７をマスク
の一部としてセルフアライン的に第２導電型（例えばＮ
型）の不純物をイオン注入法によってイオン注入し、一
対のソース／ドレイン領域８及び９を形成する。
【０００６】ゲート電極７ａ及び一対のソース／ドレイ
ン領域８及び９によってメモリセルのスイッチングトラ
ンジスタを構成しているものであり、一方のソース／ド
レイン領域８、この例の場合、半導体基板１の素子形成
領域上に形成された隣接するゲート電極７ａ間に形成さ
れたソース／ドレイン領域は、２つのスイッチングトラ
ンジスタのソース／ドレイン領域を兼用し、後述するビ
ット線に接続されるものであり、他方のソース／ドレイ
ン領域９は、この例では不純物層４に接しているソース
／ドレイン領域は、メモリセルの容量性素子を構成する
一方の電極であるストレージノード（後述する）に接続
されるものである。
【０００７】そして、図２３に示すように、半導体基板
１の一主面上及びワード線７上にＣＶＤ法によって絶縁
層１０を形成し、この絶縁層１０における一方のソース
／ドレイン領域８が位置する位置にコンタクトホール１
０ａを形成する。そして、この絶縁層１０上にコンタク
トホール１０ａを介して一方のソース／ドレイン領域８
に接続されるビット線１１を形成する。
【０００８】その後、図２４に示すように、絶縁層１０
上及びビット線１１上にＣＶＤ法によって絶縁層１２を
形成し、この絶縁層１２及び絶縁層１０における他方の
ソース／ドレイン領域９が位置する位置にコンタクトホ
ール１２ａ及び１０ｂを形成する。そして、この絶縁層
１１上にコンタクトホール１２ａ及び１０ｂを介して他
方のソース／ドレイン領域９に接続されるストレージノ
ード１３を形成する。そして、このストレージノード１
３上に誘電体膜１４を形成し、この誘電体膜１４の全面
にセルプレート１５を形成する。このようにして形成さ
れたストレージノード１３、誘電体膜１４及びセルプレ
ート１５によってメモリセルの容量性素子を構成してい
るものである。
【０００９】その後、セルプレート１５上にＣＶＤ法に
よって絶縁層１６を形成し、この絶縁層１６上にワード
線７と対向し、所定位置にて対向したワード線７と電気
的に接続されるアルミニウムからなる配線層１７を形成
する。以後、パシベーション膜等を形成してダイナミッ
クランダムアクセスメモリを完成するものである。
【００１０】
【発明が解決しようとする課題】しかるに、このように
して製造したダイナミックランダムアクセスメモリにあ
っては、素子分離構造における不純物層４がイオン注入
により発生した結晶欠陥を内包し、結晶欠陥を内包した
不純物層４がスイッチングトランジスタのソース／ドレ
イン領域８及び９と接するため、ソース／ドレイン領域
８及び９から不純物層４を介してのリーク電流が多くな
ってリテンション等のデバイス特性を劣化させるととも
に、より微細な素子分離領域を構成しようとした場合、
不純物層４を形成するためのイオン注入時におけるアス
ペクト比（溝３と絶縁層２の開口２ａの合計の縦横比）
が大きくなるため、制御性良く不純物層４を形成するの
が難しいものであった。
【００１１】この発明は、上記した点に鑑みてなされた
ものであり、イオン注入によって発生する結晶欠陥によ
る特性上の悪影響を抑制し、しかも、素子分離領域を構
成する不純物層を制御性良くかつ微細に形成できる半導
体装置における素子分離領域の形成方法を得ることを目
的とするものである。
【００１２】
【課題を解決するための手段】
【００１３】
【００１４】この発明の第１の発明に係る半導体装置に
おける素子分離領域の形成方法は、半導体基板の一主面
上に、素子分離形成領域上に開口部を有した絶縁膜から
なるマスクを形成する工程と、このマスクの開口部内壁
面に接してマスクとは異なる絶縁物からなるサイドスペ
ーサを形成する工程と、マスク及びサイドスペーサ上か
ら半導体基板と同一導電型の不純物をイオン注入し、マ
スク及びサイドスペーサから露出された半導体基板の一
主面に所定の深さを有したイオン注入不純物層を形成す
る工程と、イオン注入不純物層が形成された半導体基板
を熱処理し、イオン注入不純物層に注入されたイオンを
拡散させて不純物層を形成する工程と、サイドスペーサ
を除去し、マスクを用いてマスクの開口部が位置する不
純物層をエッチングして溝を形成し、この溝の側面及び
底面に接して残存された不純物層をチャネルストッパと
する工程と、溝内に絶縁物を埋め込む工程とを設けたも
のである。
【００１５】この発明の第２の発明に係る半導体装置に
おける素子分離領域の形成方法は、半導体基板の一主面
上に、素子分離形成領域上に第１の開口部を有した絶縁
膜からなるマスクを形成する工程と、このマスク上から
半導体基板と同一導電型の不純物をイオン注入し、マス
クの第１の開口部が位置する半導体基板の一主面に所定
の深さを有したイオン注入不純物層を形成する工程と、
イオン注入不純物層が形成された半導体基板を熱処理
し、イオン注入不純物層に注入されたイオンを拡散させ
て不純物層を形成する工程と、マスクの第１の開口部を
広げて第２の開口部を形成する工程、マスクを用いてマ
スクの第２の開口部が位置する不純物層をエッチングし
て溝を形成し、この溝の側面及び底面に接して残存され
た不純物層をチャネルストッパとする工程と、溝内に絶
縁物を埋め込む工程とを設けたものである。
【００１６】
【００１７】
【作用】
【００１８】
【００１９】この発明の第１の発明にあっては、半導体
基板の素子分離形成領域に、開口部を有したマスク及び
開口部に形成されたサイドスペーサを用いてイオン注入
不純物層を形成し、その後、熱処理して不純物層を形成
し、マスクの開口部が位置する不純物層をエッチングし
て溝を形成し、この溝の側面及び底面に接して残存され
た不純物層をチャネルストッパとするため、制御性良
く、しかも、内包する結晶欠陥がより確実に除去できた
チャネルストッパとして機能する不純物層を形成でき
る。
【００２０】この発明の第２の発明にあっては、半導体
基板の素子分離形成領域に、第１の開口部を有したマス
クを用いてイオン注入不純物層を形成し、その後、熱処
理して不純物層を形成し、マスクの第１の開口部を広げ
て第２の開口部を形成し、第２の開口部を有したマスク
を用いて不純物層をエッチングして溝を形成し、この溝
の側面及び底面に接して残存された不純物層をチャネル
ストッパとするため、制御性良く、しかも、内包する結
晶欠陥がより確実に除去できたチャネルストッパとして
機能する不純物層を形成できる。
【００２１】
【００２２】
【実施例】
実施例１．以下に、この発明の実施例１を図１ないし図
８に基づいて、ダイナミックランダムアクセスメモリの
メモリセル部の素子分離に適用した例を説明する。ま
ず、図１に示すように、不純物濃度が例えば１０15ｃｍ
-3〜１０16ｃｍ-3程度の第１導電型（例えばＰ型）のシ
リコン基板からなる半導体基板１の主面上にＣＶＤ法に
より酸化シリコン膜（ＳｉＯ2 ）または窒化シリコン膜
（Ｓｉ3 Ｎ4）等の絶縁膜１８を形成する。この絶縁膜
１８の厚さは、後に形成される素子分離領域を構成する
溝の深さと同程度、例えば、０．１μｍ程度にされるも
のである。また、この絶縁膜１８は、後に形成される素
子分離領域を構成する溝及び不純物層の枠付けのための
マスクとして用いられるものであり、しかも、不純物層
形成の際の熱処理に対しても問題ないものである。
【００２３】その後、絶縁膜１８表面全面にレジスト層
２を形成し、レジスト層２に開口２ａを形成する。この
レジスト層２の開口２ａは、半導体基板１の素子形成領
域を囲う半導体基板１の素子分離形成領域が位置する位
置に形成され、その開口幅は例えば０．１μｍ〜１μｍ
程度である。
【００２４】次に、図２に示すように、この開口２ａが
形成されたレジスト層２をマスクとして、開口２ａにて
露出された絶縁膜１８を通常のエッチング技術を用いて
エッチングし、半導体基板１の素子分離形成領域が位置
する位置に開口部１８ａを形成し、レジスト層２を除去
する。この時の絶縁膜１８の開口部１８ａの幅はレジス
ト層２の開口幅と同じ、例えば０．１μｍ〜１μｍ程度
になっている。
【００２５】その後、開口部１８ａが形成された絶縁膜
１８をマスクとして、第１導電型の不純物（Ｐ型の場合
は例えばボロン（Ｂ）であり、Ｎ型を用いた場合は例え
ばリン（Ｐ）またはヒ素（Ａｓ）である）をイオン注入
法によりイオン注入し、開口１８ａにて露出された半導
体基板１の一主面にイオン注入不純物層１９を形成す
る。このイオン注入不純物層１９は、その幅は絶縁膜１
８の開口部１８ａの幅に規制され、開口部１８ａの幅と
同じ、例えば０．１μｍ〜１μｍ程度であり、その深さ
は、後に形成される素子分離領域を構成する溝の深さと
同程度、例えば０．１μｍ程度にされるものである。
【００２６】次に、図３に示すように、イオン注入不純
物層１９が形成された半導体基板１を熱処理して、イオ
ン注入不純物層１９に注入されたイオンを拡散させて不
純物層２０を形成する。この熱処理は、不純物層２０に
おけるイオン注入不純物層１９から不純物が拡散された
部分の不純物ピーク濃度が例えば１０17ｃｍ-3〜１０18
ｃｍ-3程度になるように、例えば、７５０〜１１８０℃
の温度で熱処理されるものである。また、不純物層２０
におけるイオン注入不純物層１９から不純物が拡散され
た部分はイオン注入不純物層１９部位から例えば０．数
μｍ〜１μｍ程度の幅を持ったものである。
【００２７】また、不純物層２０におけるイオン注入不
純物層１９部位にはイオン注入により発生した結晶欠陥
が内包されているものの、この熱処理によって形成され
た不純物層２０におけるイオン注入不純物層１９から不
純物が拡散された部分には結晶欠陥が存在しないもので
ある。
【００２８】そして、図４に示すように、絶縁膜１８を
マスクとして半導体基板１の一主面を通常のエッチング
技術（異方性エッチング）を用いてエッチングし、半導
体基板１の素子分離形成領域に、側面及び底面に接した
不純物層４を残存させて溝（トレンチ）３を形成する。
この溝３は、その幅は絶縁膜１８の開口部１８ａの幅に
規制され、開口部１８ａの幅と同じ、例えば０．１μｍ
〜１μｍ程度であり、その深さは例えば０．１μｍ程度
にされるものである。
【００２９】このようにして溝３を形成することによ
り、不純物層２０におけるイオン注入不純物層１９部
位、つまり、熱処理前にイオン注入法によってイオンが
導入された部位（結晶欠陥が内包されている）を自己整
合的に全て除去でき、不純物層２０におけるイオン注入
不純物層１９から不純物が拡散された部分（結晶欠陥が
存在しない）が溝３の側面及び底面に素子分離のための
不純物層４（チャネルストッパとして機能する）として
残存されることになる。このチャネルストッパとして機
能する不純物層４は、溝３の内壁面（側面及び底面の壁
面）から例えば０．数μｍ〜１μｍ程度の幅を持ったも
のである。
【００３０】このようにして溝３を形成した後、絶縁膜
１８を除去し、図５に示すように、半導体基板１の溝３
内及び一主面上にＣＶＤ法によって酸化シリコン膜（Ｓ
ｉＯ2 ）または窒化シリコン膜（Ｓｉ3 Ｎ4 ）等の絶縁
層を形成し、その後、この絶縁層をエッチバックして半
導体基板１の一主面上の絶縁層をすべて除去し、溝３内
のみに埋め込み絶縁層５を形成する。このようにして形
成された、溝３、不純物層４及び埋め込み絶縁層５によ
って、半導体基板１の素子形成領域を囲う素子分離領域
を構成しているものである。
【００３１】次に、図６に示すように、半導体基板１の
一主面上及び埋め込み絶縁層５上に酸化シリコン（Ｓｉ
Ｏ2 ）膜からなるゲート絶縁膜６を形成し、このゲート
絶縁膜６上にポリシリコン層を形成後、ポリシリコン層
をエッチングしてゲート電極７ａを有したワード線７を
並行に複数本形成する。このワード線７の幅は、溝３の
幅内に完全に納まるように、例えば０．数μｍ〜１μｍ
程度の幅を持ったものとしてある。次に、ゲート電極７
をマスクの一部としてセルフアライン的に第２導電型
（例えばＮ型）の不純物をイオン注入法によってイオン
注入し、一対のソース／ドレイン領域８及び９を形成す
る。
【００３２】ゲート電極７ａ及び一対のソース／ドレイ
ン領域８及び９によってメモリセルのスイッチングトラ
ンジスタを構成しているものであり、一方のソース／ド
レイン領域８、この例の場合、半導体基板１の素子形成
領域上に形成された隣接するゲート電極７ａ間に形成さ
れたソース／ドレイン領域は、２つのスイッチングトラ
ンジスタのソース／ドレイン領域を兼用し、後述するビ
ット線に接続されるものであり、他方のソース／ドレイ
ン領域９は、この例では不純物層４に接しているソース
／ドレイン領域は、メモリセルの容量性素子を構成する
一方の電極であるストレージノード（後述する）に接続
されるものである。
【００３３】そして、図７に示すように、半導体基板１
の一主面上及びワード線７上にＣＶＤ法によって絶縁層
１０を形成し、この絶縁層１０における一方のソース／
ドレイン領域８が位置する位置にコンタクトホール１０
ａを形成する。そして、この絶縁層１０上にコンタクト
ホール１０ａを介して一方のソース／ドレイン領域８に
接続されるビット線１１を形成する。
【００３４】その後、図８に示すように、絶縁層１０上
及びビット線１１上にＣＶＤ法によって絶縁層１２を形
成し、この絶縁層１２及び絶縁層１０における他方のソ
ース／ドレイン領域９が位置する位置にコンタクトホー
ル１２ａ及び１０ｂを形成する。そして、この絶縁層１
１上に上記コンタクトホール１２ａ及び１０ｂを介して
他方のソース／ドレイン領域９に接続されるストレージ
ノード１３を形成する。そして、このストレージノード
１３上に誘電体膜１４を形成し、この誘電体膜１４の全
面にセルプレート１５を形成する。このようにして形成
されたストレージノード１３、誘電体膜１４及びセルプ
レート１５によってメモリセルの容量性素子を構成して
いるものである。
【００３５】その後、セルプレート１５上にＣＶＤ法に
よって絶縁層１６を形成し、この絶縁層１６上にワード
線７と対向し、所定位置にて対向したワード線７と電気
的に接続されるアルミニウムからなる配線層１７を形成
する。以後、パシベーション膜等を形成してダイナミッ
クランダムアクセスメモリを完成するものである。
【００３６】このように構成されたものにあっては、チ
ャネルストッパとして機能する不純物層４を、半導体基
板１の一主面へのイオン注入及び熱拡散によって形成し
た不純物層２０に溝３を形成することによって形成して
いるため、斜めイオン注入等必要とせず制御性良く形成
できるとともにより微細な素子分離領域を構成できるも
のである。しかも、不純物層４を形成するために行われ
るイオン注入によって生じる結晶欠陥が溝３を形成する
ことによってすべて除去されるため、不純物層４には結
晶欠陥が存在せず、スイッチングトランジスタのソース
／ドレイン領域８及び９と接しても、ソース／ドレイン
領域８及び９から不純物層４を介してのリーク電流が増
加することはなく、リテンション等のデバイス特性を劣
化させることがないものである。
【００３７】実施例２．図９ないし図１２はこの発明の
実施例２を示すものであり、以下図に基づいて説明す
る。まず、上記した実施例１と同様にして半導体基板１
の主面上にＣＶＤ法により酸化シリコン膜（ＳｉＯ2 ）
または窒化シリコン膜（Ｓｉ3 Ｎ4 ）等の絶縁膜１８を
形成した後、この絶縁膜１８表面全面にレジスト層２を
形成し、レジスト層２に開口２ａを形成する。この開口
２ａが形成されたレジスト層２をマスクとして、開口２
ａにて露出された絶縁膜１８を通常のエッチング技術を
用いてエッチングし、半導体基板１の素子分離形成領域
が位置する位置に開口部１８ａを形成し、レジスト層２
を除去する。この時の絶縁膜１８の開口部１８ａの幅は
レジスト層２の開口幅と同じ、例えば０．３μｍ〜１μ
ｍ程度になっている。
【００３８】次に、図９に示すように、絶縁膜１８の表
面上に絶縁膜１８とは異なる絶縁物からなる酸化シリコ
ン膜（Ｓi Ｏ2 ）または窒化シリコン膜（Ｓｉ3 Ｎ4 ）
等（絶縁膜１８が酸化シリコン膜の時は窒化シリコン
膜）の絶縁層をＣＶＤ法によって、例えば０．１μｍ程
度の厚さに形成した後、この絶縁層を異方性エッチング
によってエッチバックして絶縁膜１８の表面上の絶縁層
をすべて除去し、絶縁膜１８の開口部１８ａ内にサイド
スペーサ２１を形成する。このサイドスペーサ２１は、
半導体基板１と接触している幅が、最初にデポジション
された厚さと同じ厚さである、例えば０．１μｍ程度に
なる。
【００３９】その後、開口部１８ａが形成された絶縁膜
１８及びサイドスペーサ２１をマスクとして、第１導電
型の不純物をイオン注入法によりイオン注入し、開口部
１８ａ及びサイドスペーサ２１にて露出された半導体基
板１の一主面にイオン注入不純物層１９を形成する。こ
のイオン注入不純物層１９は、その幅は絶縁膜１８の開
口部１８ａ及びサイドスペーサ２１の幅に規制され、例
えば０．１μｍ〜０．８μｍ程度であり、その深さは、
後に形成される素子分離領域を構成する溝の深さと同程
度、例えば０．１μｍ程度にされるものである。
【００４０】次に、図１０に示すように、イオン注入不
純物層１９が形成された半導体基板１を熱処理して、イ
オン注入不純物層１９に注入されたイオンを拡散させて
不純物層２０を形成する。この熱処理は、不純物層２０
におけるイオン注入不純物層１９から不純物が拡散され
た部分の不純物ピーク濃度が例えば１０17ｃｍ-3〜１０
18ｃｍ-3程度になるように、例えば７５０〜１１８０℃
の温度で熱処理されるものである。また、不純物層２０
におけるイオン注入不純物層１９から不純物が拡散され
た部分はイオン注入不純物層１９部位から例えば０．数
μｍ〜１μｍ程度の幅を持ったものである。
【００４１】また、不純物層２０におけるイオン注入不
純物層１９部位にはイオン注入により発生した結晶欠陥
が内包されているものの、この熱処理によって形成され
た不純物層２０におけるイオン注入不純物層１９から不
純物が拡散された部分には結晶欠陥が存在しないもので
ある。
【００４２】そして、図１１に示すように、サイドスペ
ーサ２１を除去した後、絶縁膜１８をマスクとして半導
体基板１の一主面を通常のエッチング技術（異方性エッ
チング）を用いてエッチングし、半導体基板１の素子分
離形成領域に、側面及び底面に接した不純物層４を残存
させて溝（トレンチ）３を形成する。この溝３は、その
幅は絶縁膜１８の開口部１８ａの幅に規制され、開口部
１８ａの幅と同じ、例えば０．３μｍ〜１μｍ程度であ
り、その深さは例えば０．１μｍ程度にされるものであ
る。
【００４３】このようにして溝３を形成することによ
り、不純物層２０におけるイオン注入不純物層１９部
位、つまり、熱処理前にイオン注入法によってイオンが
導入された部位（結晶欠陥が内包されている）を自己整
合的に完全に全て除去でき、不純物層２０におけるイオ
ン注入不純物層１９から不純物が拡散された部分（結晶
欠陥が存在しない）が溝３の側面及び底面に素子分離の
ための不純物層４（チャネルストッパとして機能する）
として残存されることになる。このチャネルストッパと
して機能する不純物層４は、溝３の内壁面（側面及び底
面の壁面）から例えば０．数μｍ〜１μｍ程度の幅を持
ったものである。
【００４４】このようにして溝３を形成した後、絶縁膜
１８を除去し、上記実施例１の図５ないし図７に示した
ものと同様にして、半導体基板１の溝３内に埋め込み絶
縁層５を形成して、溝３、不純物層４及び埋め込み絶縁
層５によって構成される、半導体基板１の素子形成領域
を囲う素子分離領域を形成し、その後、ゲート絶縁膜
６、ゲート電極７ａを有したワード線７、一対のソース
／ドレイン領域８及び９、ビット線１１を形成する。
【００４５】その後、図１０に示すように、上記実施例
１の図８にて示したものと同様にして、絶縁層１２、ス
トレージノード１３、誘電体膜１４、セルプレート１
５、絶縁層１６、配線層１７を形成する。以後、パシベ
ーション膜等を形成してダイナミックランダムアクセス
メモリを完成するものである。
【００４６】このように構成されたものにあっても、上
記した実施例１と同様に、チャネルストッパとして機能
する不純物層４を制御性良く形成できるとともにより微
細な素子分離領域を構成できるものである。しかも、サ
イドスペーサ２１を用いてイオン注入不純物層１９を形
成し、拡散して不純物層２０を形成した後、サイドスペ
ーサ２１を除去して溝３を形成しているため、不純物層
４を形成するために行われるイオン注入によって生じる
結晶欠陥を、より確実に、完全に溝３によって除去で
き、不純物層４には結晶欠陥が全く存在せず、スイッチ
ングトランジスタのソース／ドレイン領域８及び９と接
しても、ソース／ドレイン領域８及び９から不純物層４
を介してのリーク電流が増加することはなく、リテンシ
ョン等のデバイス特性を劣化させることがないものであ
る。
【００４７】実施例３．図１３ないし図１５はこの発明
の実施例３を示すものであり、以下図に基づいて説明す
る。まず、上記した実施例１に示した図１ないし図３と
同様にして半導体基板１の主面上にＣＶＤ法により酸化
シリコン膜（ＳｉＯ2 ）または窒化シリコン膜（Ｓｉ3
Ｎ4 ）等の絶縁膜１８を形成した後、この絶縁膜１８表
面全面にレジスト層２を形成し、レジスト層２に開口２
ａを形成する。この開口２ａが形成されたレジスト層２
をマスクとして、開口２ａにて露出された絶縁膜１８を
通常のエッチング技術を用いてエッチングし、半導体基
板１の素子分離形成領域が位置する位置に開口１８ａを
形成し、レジスト層２を除去する。この時の絶縁膜１８
の開口１８ａの幅はレジスト層２の開口幅と同じ、例え
ば０．１μｍ〜１μｍ程度になっている。
【００４８】そして、開口１８ａが形成された絶縁膜１
８をマスクとして、第１導電型の不純物をイオン注入法
によりイオン注入し、開口部１８ａにて露出された半導
体基板１の一主面にイオン注入不純物層１９を形成す
る。このイオン注入不純物層１９は、その幅は絶縁膜１
８の開口部１８ａの幅に規制され、例えば０．１μｍ〜
１μｍ程度であり、その深さは、後に形成される素子分
離領域を構成する溝の深さと同程度、例えば０．１μｍ
程度にされるものである。
【００４９】その後、イオン注入不純物層１９が形成さ
れた半導体基板１を熱処理して、イオン注入不純物層１
９に注入されたイオンを拡散させて不純物層２０を形成
する。この熱処理は、不純物層２０におけるイオン注入
不純物層１９から不純物が拡散された部分の不純物ピー
ク濃度が例えば１０17ｃｍ-3〜１０18ｃｍ-3程度になる
ように、例えば７５０〜１１８０℃の温度で熱処理され
るものである。また、不純物層２０におけるイオン注入
不純物層１９から不純物が拡散された部分はイオン注入
不純物層１９部位から例えば０．数μｍ〜１μｍ程度の
幅を持ったものである。
【００５０】また、不純物層２０におけるイオン注入不
純物層１９部位にはイオン注入により発生した結晶欠陥
が内包されているものの、この熱処理によって形成され
た不純物層２０におけるイオン注入不純物層１９から不
純物が拡散された部分には結晶欠陥が存在しないもので
ある。
【００５１】次に、図１３に示すように、絶縁膜１８を
の全面に対して等方性エッチングを施し、絶縁膜１８の
開口部１８ａを開口部１８ｂに広げる。この時の等方性
エッチングによるエッチング量は例えば０．１μｍ程度
にされ、開口部１８ｂの幅は例えば０．３μｍ〜１．２
μｍ程度になる。
【００５２】このようにして形成された開口部１８ｂを
有する絶縁膜１８をマスクとして半導体基板１の一主面
を通常のエッチング技術（異方性エッチング）を用いて
エッチングし、図１４に示すように、半導体基板１の素
子分離形成領域に、側面及び底面に接した不純物層４を
残存させて溝（トレンチ）３を形成する。この溝３は、
その幅は絶縁膜１８の開口部１８ｂの幅に規制され、開
口部１８ｂの幅と同じ、例えば０．３μｍ〜１μｍ程度
であり、その深さは例えば０．１μｍ程度にされるもの
である。
【００５３】このようにして溝３を形成することによ
り、不純物層２０におけるイオン注入不純物層１９部
位、つまり、熱処理前にイオン注入法によってイオンが
導入された部位（結晶欠陥が内包されている）を自己整
合的に完全に全て除去でき、不純物層２０におけるイオ
ン注入不純物層１９から不純物が拡散された部分（結晶
欠陥が存在しない）が溝３の側面及び底面に素子分離の
ための不純物層４（チャネルストッパとして機能する）
として残存されることになる。このチャネルストッパと
して機能する不純物層４は、溝３の内壁面（側面及び底
面の壁面）から例えば０．数μｍ〜１μｍ程度の幅を持
ったものである。
【００５４】このようにして溝３を形成した後、絶縁膜
１８を除去し、上記実施例１の図５ないし図７に示した
ものと同様にして、半導体基板１の溝３内に埋め込み絶
縁層５を形成して、溝３、不純物層４及び埋め込み絶縁
層５によって構成される、半導体基板１の素子形成領域
を囲う素子分離領域を形成し、その後、ゲート絶縁膜
６、ゲート電極７ａを有したワード線７、一対のソース
／ドレイン領域８及び９、ビット線１１を形成する。
【００５５】その後、図１５に示すように、上記実施例
１の図８にて示したものと同様にして、絶縁層１２、ス
トレージノード１３、誘電体膜１４、セルプレート１
５、絶縁層１６、配線層１７を形成する。以後、パシベ
ーション膜等を形成してダイナミックランダムアクセス
メモリを完成するものである。
【００５６】このように構成されたものにあっても、上
記した実施例１と同様に、チャネルストッパとして機能
する不純物層４を制御性良く形成できるとともにより微
細な素子分離領域を構成できるものである。しかも、開
口部１８ａによりイオン注入不純物層１９を形成し、拡
散して不純物層２０を形成した後、開口部１８ａより幅
の広い開口部１８ｂによって溝３を形成しているため、
不純物層４を形成するために行われるイオン注入によっ
て生じる結晶欠陥を、より確実に、完全に溝３によって
除去でき、不純物層４には結晶欠陥が全く存在せず、ス
イッチングトランジスタのソース／ドレイン領域８及び
９と接しても、ソース／ドレイン領域８及び９から不純
物層４を介してのリーク電流が増加することはなく、リ
テンション等のデバイス特性を劣化させることがないも
のである。
【００５７】実施例４．図１６ないし図１８はこの発明
の実施例４を示すものであり、以下図に基づいて説明す
る。まず、上記した実施例１に示した図１及び図２と同
様にして半導体基板１の主面上にＣＶＤ法により酸化シ
リコン膜（ＳｉＯ2 ）または窒化シリコン膜（Ｓｉ3 Ｎ
4 ）等の絶縁膜１８を形成した後、この絶縁膜１８表面
全面にレジスト層２を形成し、レジスト層２に開口２ａ
を形成する。この開口２ａが形成されたレジスト層２を
マスクとして、開口２ａにて露出された絶縁膜１８を通
常のエッチング技術を用いてエッチングし、半導体基板
１の素子分離形成領域が位置する位置に開口部１８ａを
形成し、レジスト層２を除去する。この時の絶縁膜１８
の開口部１８ａの幅はレジスト層２の開口幅と同じ、例
えば０．数μｍ〜２μｍ程度になっており、この値は後
に形成されるサイドスペーサ２２の幅を見込んである。
【００５８】そして、開口部１８ａが形成された絶縁膜
１８をマスクとして、第１導電型の不純物をイオン注入
法によりイオン注入し、開口部１８ａにて露出された半
導体基板１の一主面にイオン注入不純物層１９を形成す
る。このイオン注入不純物層１９は、その幅は絶縁膜１
８の開口部１８ａの幅に規制され、例えば０．数μｍ〜
２μｍ程度であり、その深さは、例えば０．数μｍ〜１
μｍ程度にされるものである。また、イオン注入不純物
層１９の周囲における接合面から内側への幅が例えば
０．数μｍ〜１μｍ程度の範囲内における不純物のピー
ク濃度が例えば１０17ｃｍ-3〜１０18ｃｍ-3程度になる
ようにイオン注入されているものである。
【００５９】その後、図１６に示すように、熱処理を行
うことなく、絶縁膜１８の表面上に絶縁膜１８とは異な
る絶縁物からなる酸化シリコン膜（ＳｉＯ2 ）または窒
化シリコン膜（Ｓｉ3 Ｎ4 ）等（絶縁膜１８が酸化シリ
コン膜の時は窒化シリコン膜）の絶縁層をＣＶＤ法によ
って、例えば０．数μｍ〜１μｍ程度の厚さに形成した
後、この絶縁層を異方性エッチングによってエッチバッ
クして絶縁膜１８の表面上の絶縁層をすべて除去し、絶
縁膜１８の開口部１８ａ内にサイドスペーサ２２を形成
する。このサイドスペーサ２２は、半導体基板１と接触
している幅が、最初にデポジションされた厚さと同じ厚
さである、例えば０．数μｍ〜１μｍ程度になり、この
幅は、後に形成されるチャネルストッパとして機能する
不純物層４と同じ幅になるものである。
【００６０】次に、図１７に示すように、開口部１８ａ
を有する絶縁膜１８及びサイドスペーサ２２をマスクと
して半導体基板１の一主面を通常のエッチング技術（異
方性エッチング）を用いてエッチングし、半導体基板１
の素子分離形成領域に、側面及び底面に接した不純物層
４を残存させて溝（トレンチ）３を形成する。この溝３
は、その幅は絶縁膜１８の開口部１８ａ及びサイドスペ
ーサ２２の幅に規制され、例えば０．１μｍ〜１μｍ程
度であり、その深さは例えば０．１μｍ程度にされるも
のである。また、側面及び底面に接した不純物層４の幅
はサイドスペーサ２２の幅と同じ、例えば０．数μｍ〜
１μｍ程度である。
【００６１】このようにして溝３を形成することによ
り、イオン注入不純物層１９における、イオン注入によ
って結晶欠陥が多く内包されている部位を自己整合的に
除去でき、結果として結晶欠陥の少ない、溝３の側面及
び底面における不純物層４をチャネルストッパとして用
いることができるものである。
【００６２】このようにして溝３を形成した後、絶縁膜
１８及びサイドスペーサ２２を除去し、上記実施例１の
図５ないし図７に示したものと同様にして、半導体基板
１の溝３内に埋め込み絶縁層５を形成して、溝３、不純
物層４及び埋め込み絶縁層５によって構成される、半導
体基板１の素子形成領域を囲う素子分離領域を形成し、
その後、ゲート絶縁膜６、ゲート電極７ａを有したワー
ド線７、一対のソース／ドレイン領域８及び９、ビット
線１１を形成する。
【００６３】その後、図１８に示すように、上記実施例
１の図８にて示したものと同様にして、絶縁層１２、ス
トレージノード１３、誘電体膜１４、セルプレート１
５、絶縁層１６、配線層１７を形成する。以後、パシベ
ーション膜等を形成してダイナミックランダムアクセス
メモリを完成するものである。
【００６４】このように構成されたものにあっても、上
記した実施例１と同様に、チャネルストッパとして機能
する不純物層４を制御性良く形成できるとともにより微
細な素子分離領域を構成できるものである。しかも、開
口部１８ａに基づいて不純物層１９を形成し、この不純
物層１９を開口部１８ａ及びサイドスペーサ２２によっ
て溝３を形成しているため、不純物層４を形成するため
に行われるイオン注入によって生じる結晶欠陥を、熱処
理の工程を行うことなく少なくでき、スイッチングトラ
ンジスタのソース／ドレイン領域８及び９と接しても、
ソース／ドレイン領域８及び９から不純物層４を介して
のリーク電流を、図１９ないし図２４に示した適用例に
比較して減少でき、リテンション等のデバイス特性の劣
化を抑制できるものである。
【００６５】
【発明の効果】
【００６６】
【００６７】この発明の第１の発明は、半導体基板の一
主面上に、素子分離形成領域上に開口部を有した絶縁膜
からなるマスクを形成する工程と、このマスクの開口部
内壁面に接してマスクとは異なる絶縁物からなるサイド
スペーサを形成する工程と、マスク及びサイドスペーサ
上から半導体基板と同一導電型の不純物をイオン注入
し、マスク及びサイドスペーサから露出された半導体基
板の一主面に所定の深さを有したイオン注入不純物層を
形成する工程と、イオン注入不純物層が形成された半導
体基板を熱処理し、イオン注入不純物層に注入されたイ
オンを拡散させて不純物層を形成する工程と、サイドス
ペーサを除去し、マスクを用いてマスクの開口部が位置
する不純物層をエッチングして溝を形成し、この溝の側
面及び底面に接して残存された不純物層をチャネルスト
ッパとする工程と、溝内に絶縁物を埋め込む工程とを設
けたので、制御性良く、しかも、内包する結晶欠陥がよ
り確実に除去できたチャネルストッパとして機能する不
純物層を形成でき、微細な素子分離領域を得ることがで
きるとともに、不純物層に、例えば、ＭＯＳトランジス
タのソース／ドレイン領域が接しても、このソース／ド
レイン領域から不純物層を介してのリーク電流が増加す
ることはなく、リテンション等のデバイス特性を劣化さ
せることがないという効果を有するものである。
【００６８】この発明の第２の発明は、半導体基板の一
主面上に、素子分離形成領域上に第１の開口部を有した
絶縁膜からなるマスクを形成する工程と、このマスク上
から半導体基板と同一導電型の不純物をイオン注入し、
マスクの第１の開口部が位置する半導体基板の一主面に
所定の深さを有したイオン注入不純物層を形成する工程
と、イオン注入不純物層が形成された半導体基板を熱処
理し、イオン注入不純物層に注入されたイオンを拡散さ
せて不純物層を形成する工程と、マスクの第１の開口部
を広げて第２の開口部を形成する工程、マスクを用いて
マスクの第２の開口部が位置する不純物層をエッチング
して溝を形成し、この溝の側面及び底面に接して残存さ
れた不純物層をチャネルストッパとする工程と、溝内に
絶縁物を埋め込む工程とを設けたので、制御性良く、し
かも、内包する結晶欠陥がより確実に除去できたチャネ
ルストッパとして機能する不純物層を形成でき、微細な
素子分離領域を得ることができるとともに、不純物層
に、例えば、ＭＯＳトランジスタのソース／ドレイン領
域が接しても、このソース／ドレイン領域から不純物層
を介してのリーク電流が増加することはなく、リテンシ
ョン等のデバイス特性を劣化させることがないという効
果を有するものである。
【００６９】
【図面の簡単な説明】
【図１】 この発明の実施例１を工程順に示す要部断
面図。
【図２】 この発明の実施例１を工程順に示す要部断
面図。
【図３】 この発明の実施例１を工程順に示す要部断
面図。
【図４】 この発明の実施例１を工程順に示す要部断
面図。
【図５】 この発明の実施例１を工程順に示す要部断
面図。
【図６】 この発明の実施例１を工程順に示す要部断
面図。
【図７】 この発明の実施例１を工程順に示す要部断
面図。
【図８】 この発明の実施例１を工程順に示す要部断
面図。
【図９】 この発明の実施例２を工程順に示す要部断
面図。
【図１０】 この発明の実施例２を工程順に示す要部断
面図。
【図１１】 この発明の実施例２を工程順に示す要部断
面図。
【図１２】 この発明の実施例２を工程順に示す要部断
面図。
【図１３】 この発明の実施例３を工程順に示す要部断
面図。
【図１４】 この発明の実施例３を工程順に示す要部断
面図。
【図１５】 この発明の実施例３を工程順に示す要部断
面図。
【図１６】 この発明の実施例４を工程順に示す要部断
面図。
【図１７】 この発明の実施例４を工程順に示す要部断
面図。
【図１８】 この発明の実施例４を工程順に示す要部断
面図。
【図１９】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【図２０】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【図２１】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【図２２】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【図２３】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【図２４】 素子分離領域にトレンチ分離を適用した提
案例を工程順に示す要部断面図。
【符号の説明】
１ 半導体基板、３ 溝（トレンチ）、４ 不純物層、
５ 埋め込み絶縁層、１８ 絶縁膜（マスク）、１８
ａ、１８ｂ 開口部 １９ イオン注入不純物層 ２０
不純物層、２１、２２ サイドスペーサ、
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/265

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面上に、素子分離形成
    領域上に開口部を有した絶縁膜からなるマスクを形成す
    る工程、このマスクの開口部内壁面に接してマスクとは
    異なる絶縁物からなるサイドスペーサを形成する工程、
    上記マスク及びサイドスペーサ上から半導体基板と同一
    導電型の不純物をイオン注入し、上記マスク及びサイド
    スペーサから露出された半導体基板の一主面に所定の深
    さを有したイオン注入不純物層を形成する工程、イオン
    注入不純物層が形成された半導体基板を熱処理し、上記
    イオン注入不純物層に注入されたイオンを拡散させて不
    純物層を形成する工程、上記サイドスペーサを除去し、
    上記マスクを用いてマスクの開口部が位置する不純物層
    をエッチングして溝を形成し、この溝の側面及び底面に
    接して残存された不純物層をチャネルストッパとする工
    程、上記溝内に絶縁物を埋め込む工程を備えた半導体装
    置における素子分離領域の形成方法。
  2. 【請求項２】 半導体基板の一主面上に、素子分離形成
    領域上に第１の開口部を有した絶縁膜からなるマスクを
    形成する工程、このマスク上から半導体基板と同一導電
    型の不純物をイオン注入し、上記マスクの第１の開口部
    が位置する半導体基板の一主面に所定の深さを有したイ
    オン注入不純物層を形成する工程、イオン注入不純物層
    が形成された半導体基板を熱処理し、上記イオン注入不
    純物層に注入されたイオンを拡散させて不純物層を形成
    する工程、上記マスクの第１の開口部を広げて第２の開
    口部を形成する工程、上記マスクを用いてマスクの第２
    の開口部が位置する不純物層をエッチングして溝を形成
    し、この溝の側面及び底面に接して残存された不純物層
    をチャネルストッパとする工程、上記溝内に絶縁物を埋
    め込む工程を備えた半導体装置における素子分離領域の
    形成方法。
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