JPS6340362A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明にかかる半導体記憶装置は、半導体基板主面から
基板内に向って形成された溝の側面にゲート電極が形成
されたトランジスタと、該トランジスタのゲート電極で
囲まれる如く溝の内部に形成された第１の導電領域と第
２の導電領域で蓄積キャパシタの電極を形成し、該第１
の導電領域は溝の底部で該溝側面のトランジスタのソー
ス又はドレイン領域に接続され、該第２の導電領域をセ
ルプレート配線に接続したもので、所定の蓄積容′量を
有するダイナミックＲＡＭ用セルの高集積化を実現する
ことができ、また該トランジスタと該キャパシタとを溝
の深さ方向に縦積する場合に比し溝の深さを浅くするこ
とができ、またセルプレートの電位をセルへの書込電圧
の最大値と最小値の中間値にすることによってキャパシ
タの絶縁膜に印加される最大電圧を緩和できるなど、種
々のメリットを有する。

〔産業上の利用分野〕

本発明は半導体記憶装置に関し、特に高集積度を有する
ダイナミックＲＡＭ用のメモリセルに関する。

〔従来の技術〕

従来のダイナミックＲＡＭセルはシリコン半導体基板表
面のＭＯＳキャパシタとＭＯ３Ｉ−ランジスタで構成さ
れていたので、集積度が高くなり、１ビット当りの面積
が減少してくると、必然的に蓄積キャパシタの面積が減
少しキャパシタの絶縁膜を薄膜化していったとしても所
要の蓄積容量が得にくくなっている。

これに対し、半導体基板に溝を掘り溝の側面のＭＯ３構
造を用いていわゆるトレンチキャパシタとその上方に位
置するトランジスタとを縦積したセルが提案されている
。（ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ。

Ｐ７１４．１９８５）このセルはキャパシタ、トランジ
スタとも１つの溝部分の中に作ってしまうためビット当
りの面積が小さい割に蓄積キャパシタは溝を深くすれば
容量を大きくでき、またトランジスタもチャネル長がセ
ル面積によって制限を受けないためにドレイン・ソース
間にパンチスルーリークが生じない十分なチャネル長を
自由に設定できる利点がある。

しかしながら上記したような縦積みしたセルにおいては
次のような種々の欠点を有している。

（１）該蓄積キャパシタは該溝内に埋込まれたポリシリ
コンと基板との間で形成されるので、キャパシタには最
大書込電圧と基板電圧の和になる電圧が印加される。い
ま例えば最大書込電圧を５Ｖ、基板電圧を一３■とする
と該キャパシタの両電極間には８Ｖが印加されることに
なり、余り薄い絶縁膜が用いられず、該絶縁膜の厚さに
よっては絶縁破壊の確率が大となる。なお該基板電圧は
他の部分のトランジスタの動作条件と関連するので自由
に設定できるわけではなく、Ｐ型シリコン基板において
一１ｖ〜−３Ｖ程度である。

（２）Ｐ’″基板キにＰ型エピタキシャル層をもったウ
ェーハが必要である。エピタキシャルウェーハは高価な
ためダイナミックＲＡＭのチップコストを上昇させてし
まう。

（３）高濃度Ｐ゛型基板上のエピタキシャル層は結晶欠
陥が多くこのためメモリのデータ保持特性が悪化する。

しかしキャパシタとしては空気層の発生による容量減少
を防ぐため基板濃度をあまり低くすることはできない。

（４）Ｐ”型基板上のＰ型エピタキシャル層中の不純物
濃度は工程中に加わる熱のためＰ゛〜Ｐ〜Ｐ境界てしま
い、キャパシタ部としては濃度が低過ぎ、トランジスタ
部としては濃度が高過ぎる遷移領域が発生してしまう。

（５）トランジスタのチャネル長とキャパシタの所要深
さの合計の深さの溝を形成しなければならないので、相
対的にかなり深い溝のエツチングが必要であるが、これ
は技術的に容易ではない。

〔発明が解決しようとする問題点〕

本発明は上記した種々の問題点を解決するためになされ
たもので、所定の蓄積容量を有するダイナミックＲＡＭ
用セルの高集積化を実現することができるとともに、上
述したようなトランジスタとキャパシタとを溝の深さ方
向に縦積みするようにしたものの欠点を除去するように
したものである。

〔問題点を解決するための手段〕

上記問題点を解決するために本発明においては、半導体
基板主面から基板内に向って形成された溝の側面にゲー
ト電極が形成されたトランジスタと、該トランジスタの
ゲート電極に囲まれる如く溝の内部に形成された第１の
導電領域と第２の導電領域とで蓄積キャパシタの電極を
形成し、該第１の導電領域は溝の底部で該溝側面のトラ
ンジスタのソース又はドレイン領域に接続され、該第２
の導電領域をセルプレート配線に接続した、半導体記憶
装置が提供される。

〔作　用〕

上記構成によれば、溝の側面のＭＯ３構造で作った縦型
トランジスタのゲート電極に囲まれるようにして、まだ
完全に埋め戻されていない溝の中に、当該ゲート電極で
囲まれるようにキャパシタを形成して溝を埋め戻すよう
にされているから溝の深さを浅（することができ、該第
２の導電領域（セルプレート側）の電圧を書込電圧の最
大値と最小値の中間（例えば書込電圧の最大値を５Ｖ、
最小値を０■として２．５Ｖ）とすることによって、該
キャパシタに印加される絶対電圧を緩和し薄い絶縁膜を
信頬性高く使うことができる。

〔実施例〕

第１図（ａ）乃至（ｈ）は本発明の１実施例としての半
導体記憶装置の製造工程を順を追って説明するもので、
先ず第１図（ａ）に示すようにＰ型シリコン基板１にア
イソレーション領域２を形成し、次いで基板表面から所
定の深さの溝３を形成する。溝の深さは例えば４μｍと
する。

次いで第１図（、ｂ）に示すようにＭ４Ｉ３の内面を酸
化し例えば厚さ２５０人の５ｉｎ２膜４を形成し、その
後溝底部を除く部分にポリシリコン５を例えば厚さ２０
００人となるようにデイポジションする。

なお該ポリシリコン５はガス拡散法により強くｎ型にド
ープされる。

ここで該溝底部を除く部分にポリシリコン５を所定の厚
さだけデイポジションする工程を第２図（ａ）乃至（ｄ
）によって詳述すると、先ず第２図（ａ）に示すように
、該５ｉＯｚ膜４上の全面にポリシリコン５を厚さ２０
００人だけデイポジションしその上面に例えば畢さ１０
００人のＳｉＯ２膜５１膜形１する。次いで第２図（ｂ
）に示すように該溝の残部にレジスト５２を埋込む。こ
のためには該レジストを該ＳｉＯ□膜５１上の全面に塗
布した後露光すれば、該溝内部のレジストは露光されず
、したがって所定のエツチングによって該溝の内部に埋
込まれたレジスト５２のみを残すことができる。そして
該残されたレジスト５２をマスクにしてＳｉＯ□膜５１
をエツチングすれば基板表面上のポリシリコン５が裸出
しされる。その後該溝内部のレジスト５２を除去する。

次いで第２図（Ｃ）に示すようにポリシリコンの選択デ
イポジションによって該裸出しされたポリシリコン５上
にのみ更にポリシリコン５３を選択的にデイポジション
し、基板表面のポリシリコンを厚くする。その後第２図
（ｄ）に示すように５ｉＯｚ膜５１を除去した後、異方
性エツチングによってポリシリコンを基板に垂直方向に
選択的にエツチングして溝底部のポリシリコンのみを除
去し、基板表面のポリシリコン５は所定の厚さとされる
。

また該５ｉＯｚ膜５１の代りにＳｉ３Ｎ４膜（第２図（
Ｃ′）で５４として示す）を形成することも考えられ、
この場合は、第２図（ａ）および（ｂ）の工程は共通で
あるが、第２図（Ｃ）（選択デイポジション）の工程を
行う代りに第２図（Ｃ′）に示されるように該裸出しさ
れたポリシリコン５の表面に選択酸化膜（ＳｉＯ□膜）
５５を形成し、該選択酸化膜５５をマスクにして溝底部
のポリシリコンを垂直方向に選択的にエツチング（例え
ばリン酸又はＣＦ４を用いてプラズマエツチングを行う
）するようにしてもよい。

次に第１図（Ｃ）に示すように、該ポリシリコン５をマ
スクとして該ＳｉＯ□膜４をエツチングすると溝底部の
基板６が露出する。

次に第１図（ｄ）に示すように、相対的に低温で酸化を
行うと高不純物濃度を有するポリシリコン５の表面には
増殖酸化が起り約３０００人のＳｉＯ□膜７が成長する
。これに対して基板底部には約４００人の５ｉｎｔが成
長する。次に異方性エツチングによってＳｉＯ□をエツ
チングすると溝底部の５ｉｆｔが除去され、ポリシリコ
ン５上に２０００Å以上の５ｉＯＪｉ７が残る。

次に第１図（ｅ）に示すように、ポリシリコン層８を例
えば厚さ１０００人デイポジションする。該ポリシリコ
ン層８はｎ゛型にドーピングされるとともに該溝の底部
にｎ°拡散層９が形成される。

この拡散層９は、縦型ＭＯＳ）ランジスタのソースまた
はドレインとなる。次に全面にレジストを塗布し、上記
レジスト５２と同様の工程によって溝の内部にだけレジ
スト１０を残す。

次に第１図（ｒ）に示すように、該レジスト１０をマス
クに該ポリシリコン層８をエツチングする。でれによっ
て谷溝ごとにキャパシタ電極が溝の形に沿って形成され
るので特にマスク合せ工程等を用いないで各ビット毎の
キャパシタの分離ができる。なおこの場合マスク合せ工
程を用いてもよい。

次に第１図（ｇ）に示すように、キャパシタ誘電体膜と
なるＳｉＯ□層あるいはＳｉ　３Ｎ４層１１をデイポジ
ションしＪっづいてポリシリコンＪｉｆ１２によって溝
を埋める。該ポリシリコン層１２もｎ゛型にドーピング
される。次にマスク合せ工程でポリシリコン層１２およ
びその下の層間膜７、ポリシリコン層５を次々とエツチ
ングすると、紙面に垂直方向にストライプ状のセルプレ
ート１２と、ポリシリコンのゲート電極５に接続される
ワード線が形成される。この場合セルプレート１２とワ
ード線５は平行した上下の同一パターンとなる。

その後第１図（ｈ）に示すように、イオン注入により砒
素原子を注入するとポリシリコン５をマスクとして半導
体基板上に基板と逆導電型のｎ゛領域１３が形成される
。そして該ｎ゛拡散層９と該ｎ″領域３とが該縦型トラ
ンジスタのソースおよびドレインとなる。そして該ポリ
シリコン（ゲート電極）５に沿った溝側面に該縦型トラ
ンジスタのチャネルが形成されることになる。そして更
に眉間絶縁膜１４を形成し、スルーホールをあけて例え
ばアルミ層によってビット線１５を形成する。

ビット線は必ずしもアルミでなくてもメタルシリサイド
でも良（、またビット線とセルとのコンタクト部はいわ
ゆるセルファラインコンタクト（一般ニ、下のパターン
の形状を利用して次のパターンを自動的に合せる方法を
いう）を用いればセルをより小型化できる。

第３図は、本発明の他の実施例としての半導体記憶装置
の構成を示すもので、この場合も主要工程は前記実施例
と同じになるが、ポリシリコン層５とポリシリコン層１
２を同時に加工せずにポリシリコン層５の形状をバター
ニングした後、別のマスク層によっＴセルプレートのパ
ターンをポリシリコンＩＪ１２に形成している。

このようにする利点はポリシリコン層５に対してセル内
に配線をすることができることである。

第３図においてはフィールド領域上で配線１６がポリシ
リコン層５にコンタクトしている。この最大の理由はポ
リシリコン５はその物性的性質から抵抗があまり低くな
らず、せいぜい３ｏΩ／　ｃｒｌ　８度であり、ワード
線に用いたときに特にそれが長い場合に信号の伝播遅延
を生ずるためである。このため第３図においてはＴｉＳ
ｉｘ層によって紙面に垂直方向に配線１６を形成してい
る。これは図面上右隣りあるセル（図面上省略）と共通
にコンタクトをとって１コンタクトの占有面積を実質的
に半減させている。

以上示したように本発明による半導体記憶装置は、所定
の蓄積容量を有する蓄積キャパシタをそなえたダイナミ
ックＲＡＭ用のメモリセルの高集積化を実現することが
できるとともに以下に述べるような種々の特徴を有する
。　（１）セルプレート１２の電位はセルへの書込電圧
の最大値と最小値の中間値（例えば最大値を５■、最小
値をＯＶとして２．５Ｖ）にすることによって、キャパ
シタ（ポリシリコン８と１２との間）の絶縁膜１１に印
加される最大電圧を緩和することができる。この場合も
し上記従来技術で述べたようにキャパシタの対向電極を
基板そのものにした（上記したような縦積・みしたセル
）とすると、このようなことは不可能であり、前述した
ように該書込電圧の最大値と基板電圧の和になる電圧が
印加される。

（２）キャパシタは埋込まれたポリシリコン層８と１２
との間にできており、ポリシリコン層にドーピングされ
た不純物は工程中の熱サイクルを経ても基板に拡散する
おそれがない。これはポリシリコンの大部分の領域が絶
縁膜上にあるからでこれによって空乏層を発生すること
が防止され、蓄積容量の減少が防げる。

（３）キャパシタはポリシリコンを対向電極としており
エピタキシャル層をもつウェーハを必要としない。この
ため製造コストが安くつく。

（４）キャパシタの大部分が溝の中の絶縁膜上にあるの
で、蓄積電極が基板に対して大きな空乏層を形成しない
。このためα線が照射されたときに発生する電子・正孔
対を蓄積電極の空乏層が吸収して起るソフトエラーの発
生確率が極めて低くなる。

（５）蓄積キャパシタはトレンチ型なので平面上のセル
面積に比べて容量が太き（とれる。

（６）溝の深さはトランジスタのチャネル長又はキャパ
シタに要求される寸法で決る値そのもので良い。従って
トランジスタとキャパシタを溝の深さ方向に縦積する従
来例と比べると、溝の深さは半分程度に浅くてよいので
溝の加工がし易い。

（７）トランジスタ、キャパシタとも縦型であるためメ
モリセルの寸法はりソグラフイの最小限界値を同一にし
たときに他のセルと比べて極めて小さくなり高集積化に
向いている。

（８）蓄積電極のパターンが溝の形に対してマスクパタ
ーンなしでセルフアラインメント的に加工できるので、
マスク合せによる場合に必要な合せ余裕が不要なため、
セル間の距離をきわめて小さくできる。

〔発明の効果〕

本発明によれば、所定の蓄積容量を有する蓄積キャパシ
タをそなえたダイナミックＲＡＭ用のメモリセルの高集
積化を実現することができるとともに、該メモリセルと
して上記（１）乃至（８）で述べたような種々の利点を
そなえたものをうろことができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｈ）は、本発明の１実施例としての
半導体記憶装置の製造工程を順を追って説明する図、 第２図（ａ）乃至（ｄ）は、第１図における製造工程の
一部を更に詳細に示す図、 第３図は、本発明の他の実施例としての半導体記憶装置
の構成を示す図である。 （符号の説明） １・・・シリコン基板、 ５・・・ポリシリコン層（縦型トランジスタのゲート）
、 ７・・・層間膜（ＳｉＯ□膜）、 ８・・・ポリシリコン層（蓄積キャパシタの一方の電極
）、　　　゛ ９・・・縦型トランジスタのソース又はドレイン領域、 １１・・・キャパシタの誘電体膜・ １２・・・ポリシリコン層（蓄積キャパシタの他方の電
極となるセルプレート）。 、特許出願人 冨士通株式会社 特許出願代理人

Claims (1)

【特許請求の範囲】
1. １、半導体基板主面から基板内に向って形成された溝（
   ３）の側面にゲート電極（５）が形成されたトランジス
   タと、該トランジスタのゲート電極（５）で囲まれる如
   く溝（３）の内部に形成された第１の導電領域（８）と
   第２の導電領域（１２）とで蓄積キャパシタの電極を形
   成し、該第１の導電領域（８）は溝（３）の底部で該溝
   側面のトランジスタのソース又はドレイン領域（９）に
   接続され、該第２の導電領域（１２）をセルプレート配
   線に接続したことを特徴とする半導体記憶装置。