JPS63278268A

JPS63278268A - ダイナミツクランダムアクセスメモリセル

Info

Publication number: JPS63278268A
Application number: JP62054912A
Authority: JP
Inventors: Tomoshi Ando; 安藤　知史
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1987-03-10
Filing date: 1987-03-10
Publication date: 1988-11-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕トレンチキャパシタを有するダイナミックランダムアク
セスメモリ　（ＤＲＡＭ）セル、とくにＤＩＥＴ（Ｄｉ
ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｎｃａｐｓｕｌａｔｅｄ
　Ｔｒｅｎｃｈ）セルにおいて、キャパシタを構成する
誘電体内の電界緩和のため、各トレンチ内のセルプレー
トを基板表面に引き出して表面電極に接続し、ここに電
源電圧以下の中間電位を印加するようにした構造を提起
する。この構造は製造が容易で、かつ特性に支障なくセ
ルキャパシタに中間電位を印加でき、従ってキャパシタ
にかかる電圧の低下に応じて誘電体層厚を薄くでき蓄積
容量を大きくできる。

〔産業上の利用分野〕

本発明はトレンチキャパシタを有する高集積ＤＲＡＭセ
ルの構造、とくにセルプレートへの給電構造に関する。

トレンチキャパシタは、２５６にビットＤＲＡＭ程度の
集積度まで一般的に用いられてきたプレーナ型セルに比
べて、キャパシタ部が立体的に構成されて実効的なキャ
パシタ面積を広くとることができるため、小型で大きな
蓄積容量が得られるという特徴があり、高集積ＤＲＡＭ
に多用されるようになってきた。

上記のようにＤＲＡＭの集積化が進み、セルサイズはま
すます小さくなるが、蓄積容量はソフトエラー率の関係
から極端に小さくできない。

そこで、セルプレートの電位を例えば（１／２）Ｖｃｃ
（中間電位）にすると、キャパシタの誘電体層の電界は
減少し、その分誘電体層の厚さを薄くシて大きな容量を
実現できる。

ここで、ＶＣＣは電源電圧である。

このため、ノイズに対して強くなり、トレンチの深さも
浅くできるので製造は容易となり、歩留は向上する。

このようにして、高信頼で製造が容易なりＲＡＭセルが
実現できるので、キャパシタにかかる電圧を下げること
は重要である。

〔従来の技術〕

第３図（１）、（２）はそれぞれ従来例のトレンチキャ
パシタセルの一例を説明する平面図と断面図である。

図において、ｌは半導体基板でｐ型珪素（ｐ−３ｔ）基
板、２はトレンチ、３はトレンチ内に形成された絶縁層
で５ｉＯｚ層、４は導電層で多結晶珪素（ポリＳＬ）層
（セルプレート）、５は誘電体層でＳｉＯ□層、６は導
電層でポリＳｉ層（スト−レージノート、蓄積電極）、
７はセル領域を画定し素子間を分離するフィールド絶縁
層（図中ＦＯＸと略記されている）で二酸化珪素（Ｓｉ
Ｏ□）層である。

導電層（セルプレート）４、誘電体層５、導電層（スト
−レージノード、または蓄積電極）６により蓄積キャパ
シタが構成される。

１１はゲート絶縁層、１２はポリＳｉ層よりなるワード
線、ＩＡ、１Ｂは高濃度不純物導入領域でｎ゛型のソー
ス、ドレイン領域である。ソース、ドレイン領域はワー
ド線１２をゲートとしてトランスファーゲートとなる電
界効果型トランジスタ（ＦＥＴ）を構成する。

導電層のポリＳｉ層９により、ＦＥＴと蓄積キャパシタ
が接続される。すなわち、ソース、ドレイン領域１Ｂと
蓄積電極６が電気的に接続される。

１０はポリＳｉ層９上の層間絶縁層で熱酸化等により形
成されたＳｉＯ□層である。

コンタクト孔１３においてソース、ドレイン領域誦とコ
ンタクトし、かつ基板上において別の層間絶縁層１４を
介し、ワード線１２と垂直方向に、例えばアルミニウム
（ＡＩ）等よりなるビット線１５が形成される。

以上のような構造を有するＤＲＡＭセルにおいて、デー
タの“０”、“１゛はビット線１５からトランスファー
ゲートを通してストーレ−シノードロに書き込まれる。

この場合、ワード線１２をブースト（セルによってはゲ
ートにかかる電圧がしきい値電圧だけ低下する分をブー
ストするようにしたものもある）しないときを考えると
、ストーレ−シノードロの電位はＶＣＣＶｔｈとなる。

ここでＶいはトランスファーゲー）　ＦＥＴのしきい値
電圧である。

一方セルプレート４にバンクバイアス（基板電位）　　
ＶＥＥが印加されるため、誘電体層５には絶対値で、Ｖｃｃ　　Ｖｔｈ　　ＶＢＢ。

の電圧が印加される。

通常、Ｖｃｃ＝５　Ｖ、　　Ｖｔ＋、〜２　Ｖ、　　Ｖ
Ｂｓ〜３　Ｖであるから、誘電体層５には６ｖの電圧が
印加されることになる。

第４図は中間電位供給の一例を説明する断面図である。

図において、高濃度ｐ”−３ｉ基板２１上にエピタキシ
ャル成長されたｐ−３ｔ層２２上にデバイスが形成され
る。２３は高濃度にドープされたｎ″領域セルプレート
４に電気的に接続されている。また、２４は空乏層であ
る。

ｎ゛領域２３は基板内を格子状に形成され、各セルプレ
ートに接続され、電圧降下分を考慮して基板上複数の個
所より電気的に基板表面に引き出し、基板表面に形成さ
れた電極に接続され、ここから中間電位Ｖｐが供給され
る。

この場合は、誘電体層５には絶対値で、Ｖｃｃ　　Ｖｚ
ｈ　　Ｖｐ　　。

の電圧が印加される。

通常、Ｖｃｃ＝　５　Ｖ、　　νｔｈ〜２ｖであり、Ｖ
ｐ〜１．５ｖとすると、誘電体層５には１．５ｖの電圧
が印加されることになる。

このことは、誘電体層５の厚さを第３図の場合に比較し
て約１７４にできることに対応する。

〔発明が解決しようとする問題点〕

従来例のトレンチキャパシタセルの中間電位供給構造で
は、セルプレートの給電線であるｎ゛領域２３を基板内
部で格子状に形成しなければならないため、つぎのよう
な問題を生ずる。

■　基板に高価なエピタキシャルウェハを使用する必要
がある。

この構造は、ｎ″領域２３の埋め込み層を形成する関係
上、通常のＭＯＳデバイスでは必要としないエピタキシ
ャル成長の工程を必要とする欠点がある。

■　ｎ″領域２３とキャパシタとの目合わせが困難であ
る。

■　ｎ　＋ｈＴＪ域２３から拡がる空乏層２４のため、
隣接セルどうしが空乏層でつながり、トランスファーゲ
ートＦＥＴのパンクバイアスが供給されなくなり、メモ
リの動作に支障をきたす。

〔問題点を解決するための手段〕

第１図参照：上記問題点の解決は、　半導体基板（１１内に形成され
た１−レンチ（２）と、該トレンチ（２）内の側壁を覆
う絶縁層（３）と、該トレンチ（２）内に形成された導
電層よりなるセルプレート（４）、誘電体層（５）、導
電層よりなるストレージノード（６）で構成された蓄積
キャパシタと、半導体基板（１１内に、その表面よりト
レンチ（２）を形成し、該トレンチ（２）内の側壁に絶
縁層（３）を形成し、ついで該トレンチ（２）内に導電
層よりなるセルプレート（４）と、誘電体層（５）と、
導電層よりなるストレージノード（６）を順次形成して
構成された蓄積キャパシタと、該トレンチ（２）に隣接
して半導体基板（１）に形成されたトランジスタとを有
し、該ストレージノード（６）は該トランジスタのソース、
トレイン領域（１Ｂ）に電気的に接続され、該セルプレ
ート（４）は該ストレージノード（６）と絶縁され、か
つ該ストレージノード（６）を貫通して基板表面に引き
出され、基板表面に形成された中間電位電極（４Ａ）に
電気的に接続さているグイナミソクランダムアクセスメ
モリセルにより達成される。

〔作用〕

セルプレートへの中間電位を、各セル毎に基板表面から
供給できる構造のため、基板にエピタキシャルウェハを
用いる必要はない。

また製造プロセスで第４図のｎ＋領域２３とトレンチ２
との目合わせの問題もなくなる。

また、基板内で格子状に相互に連絡されたｎ。

領域２３が形成されていないため、セル相互間の空乏層
による連結は起こらない。

さらに、空乏層の連結を防くために、トレンチ形成後、
トレンチに自己整合して基板内に第１図のｐ″領域ＩＰ
Ｐを形成して空乏層の延びを抑えることも可能である。

〔実施例〕

第１図は本発明の詳細な説明するトレンチキャパシタセ
ルの断面図である。

図において、１は半導体基板でｐ−３ｉ基板、２はトレ
ンチ、３はトレンチ内に形成された絶縁層でＳｉ０２層
、４は導電層でｎ゛型ポリＳｉ層（セルプレー））、５
は誘電体層で５ｉＯｚ層、６は導電層でｎ゛型ポリＳｉ
層（スト汐レージノード）、７はセル領域を画定し素子
間を分離するフィールド絶縁層でＳｉＯ□層である。

ｐ＋領域ＩＰＰはトレンチ形成後、イオン注入により形
成された空乏層の延びを阻止するための領域である。セ
ル間隔が広いときはこの領域はなくてもよい。

セルフレート４、誘電体層５、スト−レージノード６に
より蓄積キャパシタが構成される。

１１はゲート絶縁層、１２はポリＳｉ層よりなるワード
線、ＩＡ、１Ｂは高濃度不純物導入領域でｎ゛型のソー
ス、ドレイン領域である。ソース、ドレイン領域はワー
ド線１２をゲートとしてトランスファーゲートとなるＦ
ＥＴを構成する。

スト−レージノード６により、ＦＥＴと蓄積キャパシタ
が接続される。すなわち、ソース、ドレイン領域１Ｂと
スト−レージノード６が電気的に接続される。

セルプレート４はストレージノード６と絶縁され、かつ
ストレージノード６を貫通して基板表面に引き出され、
基板表面に形成された中間電位電極（４Ａ）に電気的に
接続されている。

コンタクト孔１３においてソース、ドレイン領域ＬＡと
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡＩ等よりなるビット線
１５が形成される。

以下に本発明のプロセスフローの概略を第２図を用いて
説明する。

第２図（１）〜（５）は実施例を工程順に説明する断面
図である。

第２図（１１において、半導体基板としてｐ−Ｓｉ基板
１を用い、パターニングした耐酸化層をマスクにして熱
酸化によりセル形成領域を画定するフィールド絶縁層（
ＦＯＸ）　　として厚さ８０００人の５ｉ０２層７を形
成する。

基板の露出したセル形成領域にレジストパターン（とく
に図示せず）をマスクにして異方性エツチングにより幅
１μｍ、深さ３μｍのトレンチ２を形成する。

異方性エツチングは、反応ガスとしてＣＣｌ４＋０２を
用いたりアクティブイオンエツチング（ＲＩ　Ｅ）によ
る。

つぎに、熱酸化により、トレンチ２内の表面全面に絶縁
層として厚さ５００人のＳｉＯ□層３を形成する。

つぎに、レジストパターンをマスクにして、硼素イオン
（Ｂ＋）を注入し、トレンチ２内のｐ−３ｉ基板１の表
面にｐ゛領域ｌＰＰ−１を形成する。

Ｂ゛の注入条件は、エネルギ６０　ＫｅＶ、ドーズ量５
Ｅ１２　ｃｍ−”である。

さらに、レジストパターンをマスクにしてＢ゛を注入し
て、ｐ−３ｉ基板１内にｐ″領域ｌＰＰ−２を形成する
。

Ｂ゛の注入条件は、エネルギ２６０　ＫｅＶ　、ドーズ
量２Ｅ１２　ｃｍ−２である。

つぎに、ＲＩＥによりによりトレンチ２の底部のＳｉＯ
□層３を除去する。

５ｉｎ２のＲＩＥは、反応ガスとしてＣＦ４＋Ｈ２を用
い、これをＱ、３　Ｔｏｒｒに減圧し、周波数１３．５
６ＭＨｚの電力を基板当たり５００囚印加して行う。

第２図（２）において、化学気相成長（ＣＶＤ）法によ
り、トレンチ２内の表面全面を覆って基板全面に厚さ１
０００人のポリＳｉ層を成長する。

ＣＶＤ−ポリＳｉの成長は、原料ガスとしてＳｉＨ４を
用い、これを数Ｔｏｒｒに減圧して６２０℃で熱分解し
て行う。

つぎにＲＩＥを用いてトレンチ２内のポリＳｉ層を残し
てセルプレート４を形成し、その他ポリＳｉＮを除去す
る。

ポリＳｔのＲＩＥは、反応ガスとしてＣＣｌ４＋Ｏｚを
用い、これを０．１５Ｔｏｒｒに減圧し、周波数１３．
５６ＭＨｚｋの電力を基板当たり３００囚印加して行う
。

つぎに、熱酸化により、トレンチ２内のセルプレート４
の表面に誘電体層として厚さ１００人のＳｉＯ□層５を
形成する。

第２図（３）において、基板全面に厚くポリＳｉ層を成
長し、エッチハックしてトレンチ２内にポリＳｉ層を埋
め込み、バターニングしてストレージノード６を形成す
る。

セルプレート４、ストレージノード６は砒素（Ａｓ）等
のｎ型不純物をイオン注入、または拡散により高濃度に
ドープする。

また、ドープはポリＳｉのＣＶＤ成長時に行ってもよい
。

ポリＳｉへのｎ型不純物のドープの際の加熱により、ス
トレージノード６よりｎ型不純物を拡散して基板にｎ″
領域１ＢＢを形成する。

ポリＳｉの成長時にドープする場合は、ｎ゛領域１ＢＢ
を後工程の熱処理、例えばソース、ドレイン領域形成の
ための注入イオンの活性化アニールと同時に形成しても
よい。

ｎ″領域１ＢＢは後に形成さるソース、ドレイン領域１
Ｂに接続される。

第２図（４）において、トレンチ２の形成と同様にＲＩ
Ｅにより、トレンチ２内のストレージノード６と誘電体
層５を開口し、セルプレート４の表面を露出させる。

第２図（５）において、熱酸化により、露出したストレ
ージノード６の表面に誘電体層のＳｉＯ□Ｎ５に接続し
てＳｉＯ□層５Ａを形成し、開口部の底部の５ｉＯｚ層
をＲＩＥを用いて第１図（１）と同様の方法により除去
する。

つぎに、開口部を覆って基板全面に厚くポリＳｉ層を成
長し、パターニングして基板上に中間電位電極４Ａを形
成する。

その後、トランスファーゲートＦＥＴおよびビット線の
形成は通常の方法を使用する。

すなわち、熱酸化により中間電位電極４へ上には眉間絶
縁層を、基板上にはゲート絶縁層１１を形成する。

これらの絶縁層を覆って基板全面にポリＳｔを成長し、
これをバターニングしてワード線１２を形成する。

この後、ワード線１２をマスクにしてイオン注入により
ソース、ドレイン領域ＩＡ、　１Ｂを形成する。

この際、片側のソース、ドレイン領域１Ｂはｎ゛領域１
ＢＢに接続される。

コンタクト孔１３においてソース、ドレイン領域ＩＡと
コンタクトし、かつ基板上において層間絶縁層１４を介
し、ワード線１２と垂直方向にＡＩ等よりなるビット線
１５を形成する。

以上の実施例はｎチャネル型デバイスに対して説明した
が、ｐチャネル型に対しても発明の要旨は変わらない。

〔発明の効果〕

以上詳細に説明したように本発明によるＤＲＡＭセルに
おいては、キャパシタ底面のセルプレートの領域を小さ
くでき、空乏層の拡がりを抑制できるためトランスファ
ーゲートのフローティングを回避することができ、従っ
てトランスファーゲートにバンクバイアスが印加できな
くなるという障害がなくなる。

従って、上記の障害を生ずることなく中間電位を印加で
きるため、キャパシタの容量の増加が可能となり、前記
のようにセルの耐雑音特性と信頼性が向上できる。

さらに、基板は従来例のようにエピタキシャルウェハを
使用しなくてもよく、製造コストが低減できる。

【図面の簡単な説明】第１図は本発明の詳細な説明するトレンチキャパシタセ
ルの断面図、第２図（１１〜（５）は実施例を工程順に説明する断面
図、第３図（１）、（２）はそれぞれ従来例のトレンチ２内
バシタセルの一例を説明する平面図と断面図、第４図は
中間電位供給の一例を説明する断面図である。図において、１は半導体基板でｐ−５ｉ基板、ＩＡ、　１Ｂはｎ１型のソース、ドレイン領域、１ＢＢ
はれ＋型頭域、ＩＰＰはｐ゛型領領域２はトレンチ、３はトレンチ側壁の絶縁層で５ｉＯｚ層、４はｎ１ポリ
Ｓｉ層でセルプレート、４八はｎ゛ポリＳｉ層中間電位電極、５は誘電体層でＳｉＯ□層、６はｎ゛ポリＳｉ層スト−レージノード、７はフィール
ド絶縁層（ＦＯＸ）でＳｉＯ□層、１１はゲート絶縁層
でＳｉＯ□層、１２はポリＳｉ層でワード線、１３はコンタクト孔、１４は層間絶縁層、１５はビット線笑施今見工混１゛第頁に盲愛１日月７６印印パ白図ａ

Claims

【特許請求の範囲】　半導体基板（１）内に形成されたトレンチ（２）と、
該トレンチ（２）内の側壁を覆う絶縁層（３）と、該ト
レンチ（２）内に形成された導電層よりなるセルプレー
ト（４）、誘電体層（５）、導電層よりなるストレージ
ノード（６）で構成された蓄積キャパシタと、該トレン
チ（２）に隣接して半導体基板（１）に形成されたトラ
ンジスタとを有し、該ストレージノード（６）は該トランジスタのソース、
ドレイン領域（１Ｂ）に電気的に接続され、該セルプレ
ート（４）は該ストレージノード（６）と絶縁され、か
つ該ストレージノード（６）を貫通して基板表面に引き
出され、基板表面に形成された中間電位電極（４Ａ）に
電気的に接続さていることを特徴とするダイナミックランダムアクセスメモリ
セル。