JPH0326547B2

JPH0326547B2 -

Info

Publication number: JPH0326547B2
Application number: JP58119581A
Authority: JP
Inventors: Takashi Morie; Kazushige Minegishi; Ban Nakajima
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1983-07-01
Filing date: 1983-07-01
Publication date: 1991-04-11
Also published as: JPS6012752A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、微細・高密度な半導体集積記憶装置
およびこの製造方法に関するものである。

〔従来の技術〕

従来の半導体集積記憶装置において、最も高密
度化が進んでいる１トランジスタ形MOSダイナ
ミツクランダムアクセスメモリ（以下1Tr形
dRAMと略記する）では、基本となるメモリセ
ルは１個のトランジスタと１個のキヤパシタとか
らなつており、隣接する所定の２個のメモリセル
を１組として、その周辺は厚いシリコン酸化膜に
より電気的に分離している。その一例を第１図
（平面図）および第２図（−断面図に示す。
なお、第１図の平面図は各層の平面的な配置を示
すのみで、上下関係については特に区別して示し
ていない。また、以下ではｎチヤネル形MOS
dRAMについて説明するが、ｐチヤネル形につ
いても、シリコン基板、拡散層およびチヤネルス
トツパの導電形がそれぞれ逆になるぞけで、その
他はｎチヤネル形と全く同様である。

第１図において、破線で囲んだ領域が１個のメ
モリセルである。また、第２図において、キヤパ
シタはｐ形シリコン基板１および絶縁体薄膜２お
よび導電体薄膜３により形成される。絶縁体薄膜
２としては、シリンコン基板を酸化雰囲気中で熱
処理（以下熱酸化と略記する）して得られる厚さ
10〜50nｍのシリコン酸化膜、または化学的気相
成長法（以下CVD法と略記する）等により堆積
されるシリコン酸化膜もしくはシリコン窒化膜等
が用いられる。導電体薄膜３としては、リン等の
不純物をドープして電気抵抗を減じた多結晶シリ
コンまたはモリブデン等の金属が用いられる。ま
た、メモリセル間には厚さ0.2〜1.0μｍのシリコ
ン酸化膜４およびチヤネルストツパ５が形成さ
れ、メモリセル相互間の電気的な分離を行なつて
いる。キヤパシタに隣接するMOS FETは、ド
レインとしてのn⁺拡散層６、ソースとしてのn⁺
拡散層６′、ゲート絶縁膜７およびゲート電極８
からなる。ゲート電極８はワード線として用い
る。さらに層間絶縁膜９を介してビツト線１０が
形成されている。ビツト線１０は、層間絶縁膜９
に形成されたコンタクトホール１１を通してn⁺
拡散層６に接続されている。

次に従来技術によつてこのような半導体集積記
憶装置を製造する場合の、素子間の分離部および
キヤパシタ部の形成方法について第３図ａ〜ｃを
用いて説明する。

まず、ｐ形シリコン基板１に熱酸化によりパツ
ドシリコン酸化膜４１を形成し、次いでCVD法
によりシリコン窒化膜４２を堆積し、パターニン
グしたレジスト４３をマスクとしてこれらシリコ
ン窒化膜４２およびパツドシリコン酸化膜４１を
エツチングした後、ホウ素をイオン注入してチヤ
ネルストツパ５を形成する（第３図ａ）。

レジスト４３を除去した後、シリコン窒化膜４
２を耐酸化マスクとして熱酸化（以下選択酸化と
略記する）を行ない、素子間分離領域１２にシリ
コン酸化膜４を形成する（第３図ｂ）。

その後、シリコン窒化膜４２およびパツドシリ
コン酸化膜４１を除去し、熱酸化によりキヤパシ
タ用絶縁膜としてシリコン酸化膜からなる絶縁体
薄膜２を形成し、さらにキヤパシタ電極として例
えばリンドープ多結晶シリコンからなる導電体薄
膜３を堆積し、パターニングしたレジストをマス
クにこの多結晶シリコンからなる導電体薄膜３を
エツチングして、キヤパシタ領域１３上にキヤパ
シタを形成する（第３図ｃ）。

ところで、このような半導体集積記憶装置の高
密度化のためにはメモリセルの縮小、特に素子間
分離領域およびキヤパシタ面積の縮小が重要であ
る。しかし、上述したような選択酸化法を用いた
製造方法では、分離領域周辺にいわゆるバーズビ
ークが形成されるために分離領域の縮小が困難で
あつた。また、従来技術を用いてキヤパシタ面積
を単純に縮小すると、蓄積電荷量が減少し、出力
信号電圧の減少およびソフトエラー耐性の低下を
引き起こすという欠点があつた。さらに、セルキ
ヤパシタ領域のシリコン基板を反転させるため
に、セルプレートには通常電源電圧以上の電圧を
印加しなければならず、キヤパシタ絶縁膜を薄膜
化した場合絶縁破壊を起こすことがあつた。ま
た、このようにセルプレートに電圧を印加するこ
とにより、メモリセルの蓄積電荷量が印加電圧の
変動により影響を受けるという欠点があつた。

〔発明の目的および構成〕

本発明はこのような事情に鑑みてなされたもの
で、その目的は、実効的はキヤパシタ面積を減少
せずにメモリセル面積を縮小させることが可能な
半導体記憶装置およびその製造方法を提供するこ
とにある。

このような目的を達成するために本発明は、メ
モリセルの分離領域に溝を形成して誘導体を埋め
込むものを用い、かつ当該溝の一部側面をキヤパ
シタ領域として利用するものである。また、ある
いはさらに上記溝の側面を含むキヤパシタ領域の
半導体基板表面に、当該基板と反対導電形の導電
層を形成するものである。以下、実施例を用いて
本発明を詳細に説明する。

〔実施例〕

第４図は本発明の一実施例を示すメモリセルの
平面図、第５図は−断面図および第６図は
−断面図である。本実施例では、第１図および
第２図に示した従来のメモリセルと比較して次の
３点で構成を異にしている。なお、第４図の平面
図は各層の平面的な配置のみを示すものであるこ
とは第１図と同様である。

まず第１点として素子間分離領域は、従来技術
では第１図および第２図に示したように、選択酸
化により形成された厚いシリコン酸化膜４および
チヤネルストツパ５で形成されているが、本実施
例ではキヤパシタ間の分離領域１２′は第５図に
示したように半導体基板１に設けた溝１４′の底
部に埋め込んだ厚いシリコン酸化膜４′およびチ
ヤネルストツパ５により形成され、一方トランジ
スタ間の分離領域１２″は第６図に示したように
誘電体膜４″で完全に埋め込まれた上記溝１４′以
外の溝１４″およびチヤネルストツパ５″により形
成されている。なお、キヤパシタの一部は第４図
に示したように誘電体膜４″を埋め込んだ溝１
４″（およびチヤネルストツパ５″）によつて分離
されている。

第２点として、従来は第２図および第３図ｃに
示されるようにキヤパシタ領域１３はシリコン基
板１の平坦な領域のみを用いているが、本実施例
では第５図に示したように平坦な領域だけでなく
溝１４″の側面をもキヤパシタ領域１３′として利
用している。

以上の２点により、本実施例では分離領域およ
びキヤパシタ領域の平面的な面積を従来技術に比
較して大幅に縮小することができるが、さらに第
３点として、本実施例では第５図に示したように
溝１４′の側面を含むキヤパシタ領域１３′のシリ
コン基板１の表面にドレイン・ソースを構成する
n⁺拡散層６，６′と同一導電形のｎ形導電層６１
を設けてある。従来技術では、前述したように導
電体薄膜３からなる電極に電源電圧以上の正の電
圧を加えることによりキヤパシタ領域のシリコン
基板１表面にｎ形反転層を形成していたが、本実
施例のようにｎ形導電層６１を形成することによ
り、多結晶シリコン膜３′からなる電極に電源電
圧以上の電圧を加える必要がなくなり、キヤパシ
タ絶縁膜２′にかかる電界を低減することができ
る。

次に、このようなメモリセルを製造する場合
の、素子間分離部およびキヤパシタ部の形成方法
の一例を第７図ないし第１３図を用いて説明す
る。

なお、各図ともａはキヤパシタ間の分離領域１
２′を示し（すなわち第４図の−断面図、第
５図に対応）、ｂはトランジスタ間の分離領域１
２″を示す（すなわち第４図の−断面、第６
図に対応）。この関係は、後に第１４図ａ，ｂな
いし第１８図ａ，ｂを用いて他の形成方法を示す
が、これらの各図についても同様である。

（実施例１の製造方法）まず、ｐ形シリコン基板１の上に熱酸化により
パツドシリコン酸化膜４１を形成し、次いで
CVD法によりシリコン窒化膜４２およびシリコ
ン酸化膜４４を堆積する。次にパターニングした
レジスト（図示せず）をマスクとしてシリコン酸
化膜４４、シリコン窒化膜４２およびパツドシリ
コン酸化膜４１の３層膜をCF₄および水素を用い
て反応性イオンエツチング（以下RIEと略記す
る）した後、上記レジストを除去後、当該３層膜
をマスクとしてシリコン基板１をCBrF₃ガスを用
いてRIEし、分離領域１２′および１２″に溝１
４′および１４″を形成する（第７図ａ，ｂ）。
RIE条件として圧力14ｍTorr、RF出力0.1／cm²と
すると、サイドエツチのない、断面がほぼ矩形の
溝を形成することができる。ここで溝１４′の幅
W′は溝１４″の幅W″より広く、W′＞W″となるよ
うにする。本実施例ではW′＝0.6μｍ、W″＝1μｍ
とした。なお、溝の深さは幅よりも大きく、例え
ば1.5〜2.0μｍとするが、その値は本発明におい
て特に重要ではなく、上述したRIEによる溝の形
成も、深さが3μｍ程度までは全く同様に行なえ
る。

次に、シリコン酸化膜４４を除去した後、ホウ
素をドープしたシリコン酸化膜６２を、例えば
CVDにより3000Å程度堆積する。次いで窒素雰
囲気中で熱処理を行ない、シリコン酸化膜６２中
のホウ素を溝１４′および１４″の内面に拡散させ
ることにより、チヤネルストツパ５および５″を
形成する（第８図ａ，ｂ）。

シリコン酸化膜６２を除去した後、溝１４′お
よび溝１４″の内面に熱酸化により厚さ500〜1000
Åのシリコン酸化膜４５′および４５Åを形成す
る。次に、CVD法によりノンドープの多結晶シ
リコン膜４６を厚さｔ（W″／２＜ｔ＜W′／２）、
本実施例ではｔ＝3500〜4500Åだけ堆積し、溝１
４″は完全に埋め込まれるが、溝１４′には中央部
に間隙が残るようにする（第９図ａ，ｂ）。この
時のCVDの条件としては、シラン：ヘリウム＝
１：３の流量比、圧力0.6ｍbar、形成温度600〜
700℃で、「す」（窒孔）等が生じない、良好な溝
埋めが行なえる。

次に、多結晶シリコン膜４６を、例えばCF₄お
よび酸素を用いて円筒形プラズマエツチング装置
により等方的にエツチングし、平坦部および溝１
４′内の多結晶シリコン膜は完全に除去して溝１
４内の多結晶シリコンのみ残す。このように予め
溝１４′の幅W′と溝１４″の幅W″とをW′＞W″と
設定したことにより、多結晶シリコン膜４６を厚
さｔがw″／２＜ｔ＜W′／２となるように形成す
るのみで溝１４″は完全に埋まるが溝１４′には間
隙が残るようにすることができ、また等方性エツ
チングで厚さｔを除去するのみで溝１４″内にの
み多結晶シリコン膜４６が残るようにするとがで
き、工程がい簡略化される。すなわち、例えば溝
１４′の幅W′と溝１４″の幅W″とを等しく形成し
た場合には、これらの溝１４′，１４″を多結晶シ
リコン膜４６で埋めた後、溝１４″部分のみをレ
ジストで覆い、溝１４′に埋めた多結晶シリコン
膜のみドライエツチングで除去する等の工程が必
要となる。このように溝１４Å内の多結晶シリコ
ン膜４６のみを残した後、さらにCVD法等によ
りシリコン窒化膜４７を厚さ1000Å程度堆積する
（第１０図ａ，ｂ）。

次いで、シリコン窒化膜４７をCF₄および水素
によりRIEし、溝１４′の側面および溝１４″上部
のシリコン窒化膜４２の側壁部分にのみ当該シリ
コン窒化膜４７を残す。次に、シリコン窒化膜４
２および４７をマスクとして選択酸化を行ない、
溝１４′の底面にシリコン酸化膜４０、および多
結晶シリコン膜４６の表面にシリコン酸化膜４８
を形成する（第１１図ａ，ｂ）。

次に、シリコン窒化膜４２，４７およびパツド
シリコン酸化膜４１ならびにシリコン酸化膜４
５′を除去し、さらにリンをドープしたシリコン
酸化膜６３をCVD法等により堆積した後、パタ
ーニングしたレジスト（図示せず）をマスクとし
て例えば緩衝フツ酸液によりエツチングし、溝１
４′内部およびその周辺のキヤパシタ領域１３′に
のみ当該シリコン酸化膜６３を残す。次いで窒素
雰囲気中で熱処理を施すことにより、溝１４′側
面を含むキヤパシタ領域１３′のシリコン基板１
表面にシリコン酸化膜６３によりリンを拡散させ
てｎ形導電層６１を形成する。この際、溝１４′
の側面に形成されていた部分のチヤネルストツパ
５′はこのｎ形導電層６１で補償される（第１２
図ａ，ｂ）。なお、ｎ形導電層６１は、例えば不
純物を含んだプレートを対向させて行なう公知の
気相拡散法を用いて形成することもできるが、本
実施例のように固相拡散法を用いた場合、ｎ形導
電層６１に含まれる不純物（リン）濃度の制御性
が良好であるという利点を有する。

次に、リンドープシリコン酸化膜６３を除去し
た後、熱酸化によりシリコン酸化膜を形成する
か、またはCVD法等によりシリコン酸化膜もし
くはシリコン窒化膜を形成してキヤパシタ絶縁膜
２′とする。さらにキヤパシタ電極として例えば
リンドープ多結晶シリコン膜３′を堆積して溝１
４′を埋め込み、パターニングによりキヤパシタ
領域１３′にのみ当該リンドープ多結晶シリコン
膜３′およびキヤパシタ絶縁膜２′を残す（第１３
図ａ，ｂ）。

以上の工程により、素子間分離部およびキヤパ
シタ部が形成される。

以上の説明では、第１１図ないし第１３図に示
したように、素子間分離領域１２″に形成された
溝１４″は、外側をシリコン酸化膜４５″および４
８で包まれた多結晶シリコン膜４６で充填するも
のとした。このように多結晶シリコンを用いたの
は、現在通常用いられる技術では多結晶シリコン
の方が酸化シリコンよりも容易に良好な溝埋め
（第９図の説明参照）が行なえるためであるが、
条件によつては当該溝１４″をシリコン酸化膜の
みで埋め込むこともできる。すなわち、シリコン
酸化膜４５′および４５″を形成した後、第１４図
ａ，ｂに示すように多結晶シリコン膜４６の代り
に、CVD法によりシリコン酸化膜４９を厚さｔ
（W″／２＜ｔ＜W′／２）だけ堆積し、溝１４″は
完全に埋め込まれるが溝１４′は完全には埋め込
まれないようにする。次に、シリコン酸化膜４９
を例えば円筒形プラズマエツチング装置を用いた
等方性エツチングまたは緩衝フツ酸液を用いたウ
エツトエツチングによりエツチングし、平坦部お
よび溝１４′内のシリコン酸化膜は完全に除去し、
溝１４″内のシリコン酸化膜４９のみ残す。以下
の工程は上述したところと全く同様であり、第１
３図ａ，ｂに対応する断面図を第１５図ａ，ｂに
示す。なお、はじめの例のように多結晶シリコン
膜４６を埋め込んだ構造では、これを電極として
ここに電圧をかけることによりチヤンネルストツ
パ５″を不要とすることも可能である。

さらに、第４図ないし第６図に示したキヤパシ
タ間の分離領域１２′に形成されるシリコン酸化
膜４′を実施例１および２に示したような選択酸
化の方法で形成するのではなく選択エピタキシヤ
ル技術を利用して形成することもできる。この方
法を以下に実施例２として第１６図ないし第１８
図を用いて説明する。この場合、トランジスタ間
の分離は多結晶シリコン膜４６によつてもシリコ
ン酸化膜４９によつてもよいが、以下では多結晶
シリコン膜４６を用いた例で説明する。

（実施例２の製造方法）第１０図に示した工程および第１１図において
シリコン窒化膜４７をRIEすることにより溝１
４′の側面および溝１４″上部のシリコン窒化膜４
２の側壁にのみ当該シリコン窒化膜４７を残す工
程までは実施例１と同様である。次に１４の底面
のシリコン酸化膜４５′を緩衝フツ酸液を用いて
除去した後、霧出したシリコン基板１上に選択的
にシリコン単結晶薄膜400を厚さ1500〜3000Å程
度エピタキシヤル成長させる（第１６図ａ，ｂ）。
選択エピタキシヤル成長の条件としては、
SiH₂Cl₂／H₂形で温度950〜1050℃、圧力50〜
80Torrが適当である。

次にシリコン単結晶薄膜400の全部および多結
晶シリコン４６の表面を熱酸化し、シリコン酸化
膜40′および４８を形成する（第１７図ａ，ｂ）。

以下の工程は第１２図ないし第１３図に示した
実施例１の工程と同様である。第１３図ａ，ｂに
対応する断面図を第１８図ａ，ｂに示す。

この実施例２による場合、実施例１に比較して
選択エピタキシヤル成長の工程が増えるが、キヤ
パシタ間の分離領域１２′に形成される酸化膜の
形状がシリコン基板１への応力がかかりにくい形
状となるため、接合リーク等の素子特性の劣化が
生じにくいという利点がある。

以上、ｐ形半導体基板表面を用いたｎチヤネル
形MOS dRAMの場合を例に説明したが、本発
明はこれに限定されるものではなく、ｐチヤネル
形についても全く同様に適用できることは言うま
でもない。

〔発明の効果〕

以上説明したように、本発明によれば、メモリ
の分離領域に微細な溝を用い、かつ当該溝の一部
側面をキヤパシタ領域として利用することによ
り、分離領域およびキヤパシタ領域の平面的な面
積を、実効的なキヤパシタ面積を減少させずに大
幅に減少させることができる。さらに、上記溝側
面を含むキヤパシタ領域に基板と反対導電形の導
電層を形成することにより、キヤパシタ電極に電
圧を加える必要がなくなり、キヤパシタ絶縁膜に
かかる電界を低減することができる。そのため、
キヤパシタ絶縁膜を薄膜化することができ、印加
電圧の変動により蓄積電荷量が影響を受けること
もなくなつて、必要とされる容量を得るためのキ
ヤパシタ面積を小さくすることができる。したが
つて、本発明によれば従来のものに比べて一層高
密度なdRAMを形成することが可能となる。

【図面の簡単な説明】

第１図は従来のメモリセルの構成例を示す平面
図、第２図はその−断面図、第３図ａ〜ｃは
従来の選択酸化法を用いたメモリセルの製造方法
を説明するための工程断面図、第４図は本発明に
よるメモリセルの構成例を示す平面図、第５図は
その−断面図、第６図は同じく−断面
図、第７図ａ，ｂ〜第１３図ａ，ｂは本発明によ
る製造方法の一例を説明するための工程断面図、
第１４図ａ，ｂおよび第１５図ａ，ｂは本発明に
よる他の製造方法を説明するための工程断面図、
第１６図ａ，ｂ〜第１８図ａ，ｂは本発明による
さらに他の製造方法を説明するための工程断面図
である。１……ｐ形シリコン基板（第１導電形を有する
半導体基板）、２′……キヤパシタ絶縁膜（第３の
誘電体薄膜）、３′……キヤパシタ電極としての多
結晶シリコン膜（導電体薄膜）、４′……シリコン
酸化膜（誘電体）、４″……誘電体膜（誘電体）、
５′，５″……チヤネルストツパ、１２′，１２″…
…素子間分離領域、１３′……キヤパシタ領域、
１４′，１４″……溝、４０，４０′……シリコン
酸化膜（第２の誘電体薄膜）、４５″……シリコン
酸化膜（第１の誘電体薄膜）、４６……多結晶シ
リコン膜（第１の誘電体薄膜、４８……シリコン
酸化膜４５″および多結晶シリコン膜４６ととも
に誘電体膜４″を構成するシリコン酸化膜、４９
……シリコン酸化膜４５″とともに誘電体膜４″を
構成するシリコン酸化膜、６１……ｎ形導電層
（第２導電形を有する導電層）、６３……リンドー
プシリコン酸化膜（第４の誘電体薄膜）。

Claims

【特許請求の範囲】１半導体基板表面に溝を設け、少なくともこの
溝内の所定領域の対向する側面を含む領域にキヤ
パシタを形成し、かつ当該キヤパシタを構成する
領域の溝の底面および当該キヤパシタを構成しな
い領域の溝内に誘電体を埋め込み、この誘電体に
より上記対向する側面を含む領域に形成したキヤ
パシタ相互間を電気的に分離したことを特徴とす
る半導体記憶装置。２第１導電形を有する半導体基板表面に溝を設
け、少なくともこの溝内の所定領域の対向する側
面を含む領域にキヤパシタを形成し、かつ当該キ
ヤパシタを構成する領域の溝の底面および当該キ
ヤパシタを構成しない領域の溝内に誘電体を埋め
込み、この誘電体により上記対向する側面を含む
領域に形成したキヤパシタ相互間を電気的に分離
するとともに、少なくとも上記所定領域の溝側面
を含むキヤパシタが形成された上記半導体基板表
面に第２導電形を有する導電層を設けたことを特
徴とする半導体記憶装置。３半導体基板表面に溝を形成する工程と、この
溝に第１の誘電体薄膜を埋め込む工程と、この第
１の誘電体薄膜のうちキヤパシタを形成すべき所
定領域の溝内の誘電体薄膜のみを除去する工程
と、この所定領域の溝の底部に第２の誘電体薄膜
を埋め込む工程と、当該所定領域の溝の側面に第
３の誘電体薄膜を形成する工程と、この第３の誘
電体薄膜に積層して導電体薄膜を形成する工程と
により、少なくとも上記所定領域の溝の側面を含
む領域に、上記第１の誘電体薄膜および第２の誘
電体薄膜によつて相互に電気的に分離されたキヤ
パシタを形成する工程を含むことを特徴とする半
導体記憶装置の製造方法。４溝を形成する工程は、キヤパシタを形成すべ
き領域の溝の幅がトランジスタを分離する溝の幅
に比較して広くなるように形成する工程であると
ともに、第１の誘電体薄膜を埋め込む工程は、前
記キヤパシタを形成すべき領域の溝の幅をW′と
し前記トランジスタを分離する溝の幅をW″とし
た時に第１の誘電体薄膜をW″／２＜ｔ＜W′／２
なる厚さｔだけ堆積することにより、前記キヤパ
シタを形成すべき領域の溝内には間隙が残りかつ
前記トランジスタを分離する溝内には間隙が残ら
ず完全に充填されるように埋め込む工程であるこ
とを特徴とする特許請求の範囲第３項記載の半導
体記憶装置の製造方法。５第１導電形を有する半導体基板表面に溝を形
成する工程と、この溝に第１の誘電体薄膜を埋め
込む工程と、この第１の誘電体薄膜のうちキヤパ
シタを形成すべき所定領域の溝内の誘電体薄膜の
みを除去する工程と、この所定領域の溝の底部に
第２の誘電体薄膜を埋め込む工程と、当該所定領
域に露出している溝の側面に沿つた領域の半導体
基板に第２導電形を有する導電層を形成する工程
と、当該所定領域の溝の側面に第３の誘電体薄膜
を形成する工程と、この第３の誘電体薄膜に積層
して導電体薄膜を形成する工程とにより、少なく
とも上記所定領域の溝の側面を含む領域に、上記
第１の誘電体薄膜および第２の誘電体薄膜によつ
て相互に電気的に分離されたキヤパシタを形成す
るとともに、当該所定領域の溝側面を含むキヤパ
シタが形成された半導体基板表面に第２導電形を
有する導電層を形成する工程を含むことを特徴と
する半導体記憶装置の製造方法。６導電層を形成する工程は、少なくとも所定領
域の溝の側面を含むキヤパシタ形成領域に第２導
電形の不純物を含んだ第４の誘電体薄膜を形成
し、熱処理を行なつて上記キヤパシタ形成領域の
半導体基板表面に上記不純物を拡散させることに
より当該キヤパシタ形成領域の半導体基板表面に
第２導電形を有する拡散層を形成する工程である
ことを特徴とする特許請求の範囲第５項記載の半
導体記憶装置の製造方法。