KR0171072B1 - 반도체 메모리 셀 제조방법 및 구조 - Google Patents
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- H—ELECTRICITY
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Abstract
본 발명은 좁은 영역에 용량이 큰 캐패시터를 형성하여 집적도를 개선하려는 것으로서, 트렌치 내에 도전체로 된 실린더형 기둥을 형성하여, 하나의 트렌치 내에 종래보다 용량이 크게 증가된 캐패시터를 제조한다. 본 제조방법은, 반도체기판 내에 트렌치를 형성하고 트렌치 내에만 불순물이 포함된 제1물질막을 충진한 뒤, 열처리하여 제1물질막에 포함된 불순물을 측면확산시켜 제1물질막이 형성된 트렌치와 접하는 반도체기판내에 불순물확산영역을 형성한 뒤, 제1물질막을 모두 제거하는 단계와, 상기 반도체기판 전면에 제2절연막 및 제3절연막을 일정두께로 증착시키고 제3, 제2절연막을 이방성건식식각하여 트렌치 내에 사이드월을 형성하는 단계와, 제1도전층을 일정두께로 증착 및 일정두께로 에치백하여 트렌치 내부에 제1도전층 기둥을 형성한 후, 상기의 사이드월을 등방성식각으로 제거하여 플레이트전극을 형성하는 단계와, 캐패시터유전층을 형성하고 캐패시터의 노드전극을 제2도전층을 증착하여 형성하는 단계와, 캐패시터의 노드전극과 연결되는 패스트랜지스터를 형성하는 단계를 포함하여 이루어진다.
Description
제1도의 (a) 내지 (h)는 종래 기술에 의한 반도체 메모리 셀 제조공정도이며,
제2도의 (a) 내지 (f)는 본 발명에 의한 반도체 메모리 셀 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 트렌치 2,4,6,7,8,9 : 산화막
10 : 플레이트노드 3,5,11,14,15 : 폴리실리콘
16,21 : 반도체기판 12 : 스토리지노드(소오스영역)
13 : 드레인영역 22 : 제1물질막
23 : 불순물확산영역 24 : 제2절연막
25 : 제3절연막 26 : 제1도전층
26' : 플레이트전극 27 : 마스크
28 : 캐패시터유전층 29 : 제2도전층
30 : 제4절연막 31 : 제5절연막
32 : 필스산화막 33 : 노드전극
34 : 게이트산화막 35 : 게이트폴리
36 : P/R(포토레지스터) 37 : 게이트산화막
38 : 절연막 39D : 드레인영역
39S : 소오스영역 40 : 표면보호막
41 : 비트라인
본 발명은 디램의 캐패시터의 제조방법 및 구조에 관한 것으로 특히 캐패시터의 표면적을 증가시켜 디램의 집적도를 증가시키도록 한 반도체 메모리 셀의 제조방법 및 구조에 관한 것이다.
반도체 메모리장치는 고집적 및 대용량화의 필요성이 가중됨에 따라, 장치에서 차지하는 메모리셀등의 면적을 최소로 축소하면서 기억용량을 최대로 하는 것이 기술진보의 관건으로 되어 있다.
반도체 기억장치로서 DRAM의 메모리 셀은 하나의 MOS트랜지스터와 이에 연결된 하나의 전하축적용 캐패시터로 구성되어 있고, 최근의 고집적화에 따라 셀면적이 축소되어도 캐패시터의 용량을 충분히 확보하기 위하여 여러가지 형태의 캐패시터 구조가 제안되고 있는데, 대표적인 것으로는 스택형 캐패시터와 기판에 트렌치를 형성하여 트렌치표면을 캐패시터면적으로 이용하는 트렌치형태의 캐패시터 구조를 들 수 있다.
종래의 트렌치 형태의 캐패시터 제조방법은 1991. 10. 2자 공고된 번호 91-7781호에 기재되어 있으며, 제1도를 참조하여 이를 간단히 설명하면 다음과 같다.
제1도의 (a)에 도시한 바와 같이, 반도체기판(16) 위에 트렌치(1)를 형성한 후, 산화막(2)을 증착하고 트렌치 서부의 산화막을 식각하여 트렌치(1)를 개방하고 산화막(2)과 트렌치(1) 저부 표면에 폴리실리콘(3)을 증착하고 POCl3침적이나 이온주입에 의하여 폴리실리콘을 반도체기판(16)과 같은형으로 도핑(1020~1021/㎤)한다.
다음 제1도의 (b)와 같이 도핑된 폴리실리콘(3)위에 스토리지 옥사이드(Storage Oxide)로 사용할 얇은 산화막(4)을 형성하고 그 위에 폴리실리콘(5)을 증착한다.
이어서 제1도(c)와 같이 일정깊이까지 폴리실리콘(5) 및 얇은 산화막(4)을 식각하는 공정을 진행한다.
제1도 (d)와 같이 폴리실리콘(3)과 폴리실리콘(5)을 절연하기 위하여 폴리실리콘(3)을 식각한 후, 산화막(6)을 형성하고 그 위에 두꺼운 산화막(7)을 침적(데포지션; deposition)시킨다.
제1도의 (e)와 같이 두꺼운 산화막(7)과 산화막(6)을 비등방성식각하여 트렌치 내부의 폴리실리콘(5) 상부에 있는 산화막만을 제거하고 폴리실리콘(3) 상부에 있는 산화막(7,6)을 남기고, 그 위에 폴리실리콘(5)과 같은 형의 폴리실리콘(5)을 침적하는 공정을 진행한다.
제1도의 (f)아 같이 반도체기판(16)의 표면을 평탄화한 후 소자간 분리를 위한 산화막(8)을 형성하고, 그 위에 마스크로 사용할 산화막(9)를 형성하고, 높게 도핑(10 20~1021/㎤)된 폴리실리콘(3)을 고온(800℃~1100℃)으로 열처리하여 플레이트 노오드(10)와 반도체기판(16)을 오믹 접촉시킨다.
제1도의 (g)와 같이 산화막(9)를 제거하고 트랜지스터와 캐패시터를 연결하기 위한 폴리실리콘(11)을 형성하고 POCl3도핑 또는 고농도 이온주입으로 폴리실리콘(11)을 도핑하는 공정을 진행한다.
제1도의 (h)와 같이 게이트전극(14)을 형성한 후, 고농도(1013~1016/㎤)이온주입으로 트랜지스터의 소오스영역(12)와 드레인영역(13)을 형성하고 비트라인으로 폴리실리콘(15)을 형성하여 셀을 제조한다.
이러한 종래 기술에 의하여 제조된 반도체 메모리 셀을 트렌치 캐패시터만을 형성하거나, 혹은 반도체기판위에 적층형 캐패시터만을 형성하였다. 따라서 종래의 기술은 캐패시터 용량의 한계 및 집적도 측면에서 한계가 있고, 셀의 사이즈가 작아질수록 단차가 높아지는 문제점이 있다.
본 발명은 이러한 문제점을 해결하여 좁은 영역에 용량이 큰 캐패시터를 형성하여 집적도를 개선하는데 그 목적이 있다.
그래서 차세대 대램으로 16M 또는 64M DRAM 등을 실현하려는 것이다.
본 발명에서는 트렌치 내에 도전체로 된 실린더형 기둥을 형성하여, 하나의 트렌치 내에 종래보다 용량이 크게 증가된 캐패시터를 제조함으로서 종래기술의 문제점을 개선한다.
본 발명에 의한 반도체 메모리 셀 제조방법은, 가) 반도체기판 내에 트렌치를 형성하고 트렌치 내에만 불순물이 포함된 제1물질막을 충진한 뒤, 열처리하여 제1물질막에 포함된 불순물을 측면확산시켜 제1물질막이 형성된 트렌치와 접하는 반도체기판내에 불순물확산영역을 형성한 뒤, 제1물질막을 모두 제거하는 단계와, 나) 상기 반도체기판 전면에 제2절연막 및 제3절연막을 일정두께로 증착시키고 제3, 제2절연막을 이방성건식식각하여 트렌치 내에 사이드월을 형성하는 단계와, 다) 제1도전층을 일정두께로 증착 및 일정 두께로 에치백하여 트렌치 내부에 제1도전층 기둥을 형성한 후, 상기의 사이드월을 등방성식각으로 제거하여 플레이트전극을 형성하는 단계와, 라) 캐패시터유전층을 형성하고 캐패시터의 노드전극을 제2도전층을 증착하여 형성하는 단계와, 마) 캐패시터의 노드전극과 연결되는 패스트랜지스터를 형성하는 단계를 포함하여 이루어진다.
패스트랜지스터를 형성하는 단게는 상기 캐패시터의 노드전극위에 제4, 및 5절연막을 증착하고, 이들을 식각하여 소자격리부위를 정의하고 산화공정으로 필드산화막을 형성한 후, 제5, 제4절연막을 제거하여 활성영역을 한정하고; 상기의 제2도전층의 캐패시터유전층을 에치백한후 그 위에 제3도전층을 증착하고 소오스영역과 연결할 부분만 남도록 제3도전층을 한정식각하며; 이어서 게이트전극 및 소오스영역과 드레인영역을 형성하여 노드전극과 소오스영역을 연결하는 공정을 포함한다. 반도체기판 내에 형성된 트렌치는 0.5~5㎛의 깊이로 에치하여 형성한다.
또한 본 발명의 반도체 메모리 셀 구조는 트렌치를 형성한 반도체기판과, 상기 트렌치와 접하는 부위의 반도체기판위에 형성한 불순물확산영역과, 트렌치의 저부에서 반도체기판의 불순물확산영역에 연결되며 상부로 돌출한 플레이트전극과, 상기 플레이트전극 표면에 형성된 캐패시터유전층과, 상기 캐패시터유전층에 의하여 상기 플레이트전극과 서로 격리되고 트렌치내부를 충진시키는 노드전극과, 상기의 노드전극과 연결되는 소오스영역과, 게이트전극과, 드레인영역을 갖는 패스트렌지스터와, 상기 패스트렌지스터의 드레인영여과 연결도는 비트라인을 포함하여 이루어진다.
플레이트전극은 기둥형, 실린더형 또는 컵모양으로 된 것을 이용한다.
제2도는 본 발명의 반도체 메모리 셀 제조공정을 설명하기 위하여 주요 공정별로 반도체 기판의 일부 단면을 도시한 것이다.
첨부한 제2도를 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
먼저 제2도의 (a)와 같이 반도체기판(21) 벌크내에 0.5~5㎛의 두께로 에치하여 트렌치를 형성한다. 그리고 트렌치 내에 불순물이 포함된 제1물질막(22) 플러그를 형성한다. 즉 BSG(Boro Silicate Glass)를 사용하여 SiH4+O2+Bh3의 가스 분위기에서 350°~700℃의 온도범위에서 제1물질막을 데포지션한 후, 제1물질막(22)을 다시 일정깊이까지 에치백하여 트렌치 내부에만 BSG가 남도록 한다.
다음으로 제2도의 (b)에 도시한 바와 같이 N2가스 분위기에서 600℃~900℃의 온도조건으로 열처리하여 제1물질막(22)의 플러그에 포함된 불순물을 측면확산시켜 제1물질막(22)이 형성된 트렌치와 접하는 반도체기판(21)내에 불순물확산영역(23)을 형성한다.
불순물확산영역(23)을 형성한 후에는 제1물질막(22)을 모두 제거하고 세정공정을 실시한다.
다음 850℃~1000℃의 온도범위에서 H2+O2또는 H2O 또는 O2의 분위기에서 30분~2시간 정도 열산화 공정을 실시하여 얇은 제2절연막(24)을 형성하고, SiH4+O2분위기에서 350℃~700℃의 온도조건에서 제3절연막(25)을 CVD 공정으로 1,000~3,000Å의 두께로 증착한다.
다음에 제3절연막(25)과 제2절연막(24)을 에치백 즉 이방성 건식식각하여 트렌치내에 사이드윌을 형성한다.
위와 같이 트렌치내에 절연막 사이드윌을 형성한 후 SiH4+PH3분위기에서 520℃~620℃온도범위로 1,000~2,000Å 두께로 고융점 도전체인 폴리실리콘을 증착하여 플레이트용 제1도전층(26)을 형성한다.
일정 높이로 제1도전층(26)을 식각하기 위하여 마스크용으로 포토레지스트 또는 절연체를 증착한 후 에치백하여 제1도전층의 트렌치 내부에만 남겨서 제1도전층 식각 저지용 마스크(27)을 형성한다.
이어서 제2도의 (c)와 같이, 마스크(27)의 높이만큼 플레이트용 제1도전층(26)을 에치백하여 플레이트전극(26')를 형성한다.
이때 식각되는 깊이는 사이드윌(25)의 상단이 드러날 정도로 하며 형성된 플레이트전극(26')의 형상은 실린더형, 기둥형, 또는 컵모양이 된다.
그리고 제3 및 제2절연막(25,24)는 HF:H2O=1:99 정도의 농도인 불산(HF)을 사용하여 등방성 습식식각을 실시하여 제거하고, 그 결과로 플레이트전극(26')을 노출시킨다. 이때 노출된 플레이트전극(26')은 실린더형상이어서 표면적이 커지므로 캐패시터의 용량을 증가하게 한다.
다음 공정으로 노출된 플레이트전극(26')위에 N-O, O-N-O등의 캐패시터유전층(28)을 증착한다.
제2도의 (d)와 같이 고융점 도전체인 제2도전층(29)를 캐패시터의 노드전극용으로 증착하고, 그 위에 제4절연막(30)을 얇은 산화막으로 100~300Å 두께로 성장시키고, 제5절연막(31)으로 질화막을 NH3+SiH4의 화학반응 가스를 사용하여 저압화학기상층막(LPCVD)으로 700~800℃의 온도조건에서 1,000~2,000Å 두께로 증착한 다음, 소자 격리부위의 제5 및 제4절연막(31,30)을 제거한다.
다음으로 제2도의 (e)에 도시한 바와 같이 LOCOS 국부산화(Isolation Oxidation)를 실시하여 H2+O2, H2O, 또는 O2가스분위기에서 850~1100℃의 열을 가하여 4,000~5,000Å 두께의 필드산화막(32)을 형성한다.
필드산화막(32)을 형성한 뒤, 증착한 제5 및 제4절연막(31,30)을 차례로 제거하고, 반도체기판(21) 표면의 제2도전층과 캐패시터유전층(28)을 에치백하여 트렌치영역내에 캐패시터의 노드전극을 형성하고 트렌치영역 이외의 기판 표면을 노출시키다. 이어서 노드전극 접속용으로 고융점 도전체인 폴리실리콘로서 제3도전층을 증착하고 이후에 형성될 소오스영역과 연결할 부분만을 남기도록 디파인(Define)하여 한정식각을 실시하여 노드전극(33)를 형성한다.
다음 얇은 게이트산화막(34)을 100~250Å 두께로 성장시킨 후, 그 위에 게이트폴리(Gate Poly Silicon, 35)를 SiH4+PH3분위기에서 520~620℃온도범위내에서 3,000~5,000Å 두께로 증착하고, 그 위에 절연막(380을 증착한 후, P/R(Photo Resister, 36)을 도포하여 게이트영역을 정의한다.
그리고 제2도의 (f)와 같이, 절연막(38), 게이트폴리(35)와 게이트산화막(34)을 차례로 식각하여 게이트전극을 형성한 후, 게이트전극 측면에 게이트사이드윌(37)을 형성하고, 소오스/드레인영역(39S,39D)을 형성하여 소오스영역(39S)과 노드전극(33)을 연결하고, 절연막을 증착하여 표면보호막(40)을 형성한 뒤, 표면보호막의 비트라인(Bit Line)부위를 한정식각하고 도전층을 증착하여 비트라인(41)을 형성하므로써 트랜지스터의 드레인영역(39D)과 연결한다.
이러한 공정으로 셀을 형성하면 트렌치내에 플레이트전극을 폴리실리콘의 실린더형 기둥으로 형성하므로서 기둥의 표면 및 트렌치 측면을 캐패시터의 표면적으로 사용하게 되어 캐패시터의 용량증대 및 집적도 개선을 추구할 수 있고 특히 차세대 디바이스(16M 또는 64M DRAM 등)에 적합한 용량을 확보할 수 있는 장점이 있다.
Claims (14)
- 반도체 메모리 셀 제조방법에 있어서, 가) 반도체기판 내에 트렌치를 형성하고 상기 트렌치 내에만 불순물이 포함된 제1물질막을 충진한 뒤, 열처리하여 상기 제1물질막에 포함된 상기 불순물을 측면확산시켜 상기 제1물질막이 형성된 상기 트렌치와 접하는 반도체기판내에 불순물확산영역을 형성한 뒤, 상기 제1물질막을 모두 제거하는 단계와, 나) 상기 반도체기판 전면에 제2절연막 및 제3절연막을 일정두께로 증착시키고 상기 제3절연막 및 상기 제2절연막을 이방성건식식각하여 상기 트렌치 내에 사이드 월을 형성하는 단계와, 다) 제1도전층을 일정두께로 증착 및 일정 두께로 에치백하여 상기 트렌치 내부에 제1도전층 기둥을 형성한 후, 상기 사이드월을 등방성식각으로 제거하여 플레이트전극을 형성하는 단계와, 라) 캐패시터유전층을 형성하고 캐패시터의 노드전극을 제2도전층을 증착하여 형성하는 단계와, 마) 캐패시터의 상기 노드전극과 연결되는 패스트랜지스터를 형성하는 단계를 포함하여 이루어지는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 상기 마)단계에서 상기 패스트랜지스터를 형성하는 단계는 상기 캐패시터의 상기 노드전극위에 제4 및 제5절연막을 증착하고, 이들을 식각하여 소자격리부위를 정의하고 산화공정으로 필드산화막을 형성한 후, 상기 제5 및 상기 제4절연막을 제거하여 활성영역을 한정하고; 상기 제2도전층과 캐패시터유전층을 에치백한 후 그 위에 제3도전층을 증착하고 소오스영역과 연결할 부분만 남도록 상기 제3도전층을 한정식각하며; 이어서 게이트전극 및 소오스영역과 드레인영역을 형성하여 상기 노드전극과 소오스 영역을 연결하는 공정을 더 포함하는 것이 특징인 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 상기 마)단계후에 절연막을 증착하여 표면보호막을 형성하고, 비트라인 콘택부위를 식각하고 도전층을 증착하여 상기 드레인영역에 비트라인을 연결하는 공정을 더 포함하여 이루어지는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 상기 다)단계에서 상기 제1도전층을 일정두께로 증착한 후 상기 제1도전층과 식각선택성이 큰 물질로 된 임시층을 증착하고 에치백하여 상기 제1도전층의 골짜기부분에 임시플러그를 형성한 후 상기 제2도전층을 에치백하여 상기 트렌치 내부에 상기 제1도전층의 컵모양의 상기 플레이트전극을 형성하는 것이 특징인 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 가)단계의 상기 불순물을 포함하는 상기 제1물질막은 bsg이며 SiH4+O2+BH3가스분위기에서 350~700℃의 온도 조건으로 증착하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제5항에 있어서, 가)단계의 상기의 불순물확산영역은 N2가스분위기에서 600~900℃ 온도조건에서 열처리하여 형성하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 나)단계의 상기 제2절연막은 850~1000℃ 온도범위에서, H2+O2, H2O 또는 O2의 분위기에서 30분~2시간 열산화하여 50~200Å 두께로 성장시키는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 나)단계의 상기 제3절연막은 SiH4+O2분위기에서 350~700℃의 온도 조건에서 CVD방법으로 1000~2000Å의 두께로 증착하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 상기 제1, 제2 및 제3도전층을 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 다)단계의 플레이트전극의 형성은 포토레지스트 또는 절연체를 증착하고 에치백하여 형성한 마스크를 사용하여 사이드웰의 상단 부분이 드러나도록 에치백의 깊이를 조절하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제2항에 있어서, 상기 제4절연막은 얇은 열산화막을 100~300Å 두께로 성장시켜 형성하며, 상기 제5절연막은 질화막(Si3N4)을 NH3+SiH4의 화학반응 개스를 사용하여 저압화학기상증착(LPCVD) 방법에 의해 700~800℃의 온도조건에서 1000~2000Å 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 제1항에 있어서, 상기 트렌치를 0.5~5㎛의 깊이로 에치하여 형성하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
- 반도체 메모리 셀 구조에 있어서, 가) 트렌치를 형성한 반도체기판과, 나) 상기 트렌치와 접하는 부위의 반도체기판위에 형성한 불순물확산영역과, 다) 트렌치의 저부에서 반도체기판의 불순물확산영역에 연결되며 상부로 돌출한 플레이트 전극과, 라) 상기 플레이트전극 표면에 형성된 캐패시터유전층과, 마) 상기 캐패시터유전층에 의하여 상기 플레이트전극과 서로 격리되고 트렌치 내부를 충진시키는 노드전극과, 바) 상기의 노드전극과 연결되는 소오스영역과, 게이트전극과, 드레인영역을 갖는 패스트렌지스터와, 사) 상기 패스트렌지스터의 드레인영역과 연결되는 비트라인을 포함하여 이루어지는 반도체 메모리 셀 구조.
- 제13항에 있어서, 상기의 플레이트전극이 기둥형, 실린더형 또는 컵모양으로 형성된 것을 특징으로 하는 반도체 메모리 셀 구조.
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