JPS6058663A - 電荷一時蓄積記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、半導体集積回路記憶装置、さらに詳しくは、
１トランジスタおよび１キヤパシタからなるＭｉｓ型の
電荷一時蓄積型記憶装置（以下本明細書中ではＤＲＡＭ
　（ｄｙｎａｍｉｃ　ｒａｎｄｏｒｍ　ａｃｅｅｇｓｍ
ｅｍｏｒｙ　）と略称する。） 従来より、１）９ンジスタ・１キヤパシタからなるＭＯ
８ｆｉＤＲＡＭは、素子数が少ないことから高密度の集
積化が容易で、安価な記憶装置として、広く使用されて
来ている。しかし、プリント基板上での実装密度向上の
点から、バ、ケージの大きさが制限され、ひいては牛導
体チ、プの太きさも制限され、その許容最大限は４〇−
程度といわれている。このことから、たとえば１メガビ
、トチ、プでは、１ビツト当シの面積は２０〜３０μｎ
？になる。このうち約半分の面積は、トランジスタおよ
び素子間分離の麩めに費されるから、キャパシタに紘平
面上１０〜１５μ−程度の面積しか許容されないことと
々る。この面積でα線による誤動作防止のため５０ｆＦ
以上の静電容量をシリコン酸化膜を用いて形成しようと
すると、その膜厚は７０Ａ以下となる。このような薄い
酸化膜を形成すること自体極めて困難であるが、ピンホ
ールのない良い絶縁膜がたとえできたとしても、５ｖ電
源を使用すると、絶縁膜に７　ＭＶ／ｃｍ程度の高電界
が加わった状態での動作となシ、ゲートあるいはシリコ
ン基板から電流が流れ込む状態となる。従来から用いら
れて来た単純な構造では、α線に耐え得るような、充分
に大きなキャパシタンスを持つ高信頼の記憶装置を得る
ことは、１メガピット以上の大規模ＬＳＩでは、理論的
にも不可能になっている。このため、チップ内のキャパ
シタ占有面積を大きくするため、素子間分離面積を低減
させる手法が考えられている。これには、海堀シ分離１
選択エピタキシャル分離などの新しい分離手法が提案さ
れている。また、本発明に関するＤＲＡＭの記憶用キャ
パシターとしては、第１図に示すような、従来型ＤＲＡ
Ｍのキャパシタ部に深い穴を第２図の如く堀シ、有効面
積を増加させようという考えが発表されている。この考
えは静電容量を増加させ、高密度大容量化を可能にし優
れている。しかし、このキャパシターは、半導体表面が
ｎ型、基板がｐ型で使用されるので、キャパシタ近傍を
α線が通過した際に発生する電子・正孔対のうち電子を
キャパシタとなる半導体表面に集めるという効果を持っ
ている。この効果は、従来の大つきＤＲＡＭでは有効面
積が増大していることもあシ、α線によシ発生した電子
を確実に集め誤動作し易いといり欠点を持つ。また、隣
シありたキャパシタの溝どうしは、空乏層が拡がるため
、近づけることが原理的に困難である。このため中ヤパ
シタ間の分離幅を広くしなければならなｈとｂう欠点を
持つ。

本発明の目的は、従来困難であった、小さなチップ内診
有面積で、大きな静電容量を得ながらも、α線に強く、
シかもキャパシタンス間の距離も、露光技術およびエツ
チング技術で可能となる最小寸法にできるような、高密
度大容量化適したＤＲＡＭの記憶単位素子（以下セルと
称することがある。）、およびそれに適した集積化の手
法を提供するものである。

本発明になるＤＲＡＭセルは、スイ、チングＭＩ８屋電
界効果トランジスタの外側に少くとも１個の溝おるいは
大を有し、かつキャパシタとして、その溝あるいは穴の
少くとも一部を利用して、一対の電荷一時蓄積素子を構
成する記憶装置において。

キャパシタとして利用した半導体基板表面あるいは基板
表面とほぼ同電位にした多結晶シリコンが基板結晶と同
型の伝導性を有する高濃度不純物層からなるか、基板表
面とほぼ同電位にしたキャパシタ用電極が金属あるいは
合金からなることを特徴とする。

以下１本発明になる実施例を周込て１本発明の効果、４
Ｉ長について詳しく述べる。

第３図は本発明になる第一の実施例を示す模式図である
。（、）はその平面図、（ｂ）は（＆）図中ＡからＢに
沿ったキャパシタ部の断面である。ｎチャンネルトラン
ジスタを用いた場合で説明すると、ｐ型の単結晶シリコ
ン基板３００上に、スイッチングトランジスタのｎ＋層
からなるドレイン不純物層３０１゜ｐ＋層からなるチャ
ンネルストッパ３０２．フィールド酸化膜３０４、そし
て深く堀シ込まれたシリコン基板内の溝側面及び底面に
形成されたｐ＋不純物層３０３、絶縁膜３０５、上部電
極３０６からなっている。

ここで特徴なのは堀シ込まれた溝側面及び底面のシリコ
ン面が基板と同型の伝導性を有することである。従来の
ＤＲＡＭでは１反転層が用因られていたが、この場合１
表面はｎ型、基板はｐ型になっている。このためα線が
このキャパシタ部に電子・正孔対を発生した場合、電子
は表面のｎ型反転層に、正孔は基板に流れて行く結果、
書き込まれた情報に応じてたくわえられた反転層内の電
子の量が変化し、読み出し時には誤りた情報として読み
出されることになった。しかし１本発明の場合。

シリコン表面はシリコンと同型の高濃度の不純物層から
なってｈるので、α線がセル近傍を通過し、電子・正孔
対が発生してもキャパシタ部のシリコン表面には電位勾
配ははとんどないため電子・正孔対は再び結合して、常
に基板表面は電気的に中性に保たれ、原理的に書き込ま
れた情報をみだすことがない。またキャパシタ部シリコ
ン表面に誘起される正孔の量によシ、その表面電位がｉ
ｔとんど変化することはないため、回路動作設計時の計
算も容易である。さら忙、該シリコン表面には空２層が
形成されることがないため隣接したキャパシタ間距離は
上部電極の形成方法によって決まるまでに近くできると
いう特長がある。又、このキャパシタとして使用する溝
を隣接したメモリセルのスイッチングトランジスタの分
離にも使用できるという特長もある。以上の第１の実施
例の平面図ではドレインの側面の一部にのみ形成された
が。

トランジスタの周囲に沿って形成し、極端な場合。

完全にトランジスタをとシ囲むことも可能である。

また溝、穴の数は複数個あってもかまわない。

次に本発明の第２の実施例について述べる。第４図はそ
の構造を示す模式図であシ、（ａ）はその平面図、　（
ｂ）は（、ン図中ＡからＢに沿りたキャパシタ部の断面
図である。その特徴は第１の実施例の溝の中にさらに１
つの凸型のシリコン基板があシ、その凸型部の少くとも
シリコン表面は基板と同型の高濃度不純物層からなって
いることである。本実施例の場合、第１の実施例と同じ
優れた特長に加え、キャパシタの有効面積が増大し、記
憶に必要な大きなキャパシタンスが保償されるという優
れた特長がある。

本実施例の溝の形成には露光工程によって得られた微細
なマスクにより所望の形状にすることも可能であるが、
徽細なエツチングマスクを使用せずとも、第５図（ａ）
　、　（ｂ）　、　（ｃ）　、　（ｄ）　、　（ｅ）　
、　（ｆ）　、　（ｇ）に示した製造工程によ多形成す
ることが可能である。

まず（、）図の如く、シリコン基板表面に酸化膜５０１
を形成し、続いてＣＣｔ、などのガスを用いた反応性ス
パッタエツチングによυ、はぼ垂直な壁を持つ幅１μｍ
、深さ２μｍ程度の溝又は穴を形成する。続いてシリコ
ン窒化膜又は酸化膜５０３をＣＶＤ法によシ約０．３μ
ｍの厚さで付着しく（ｂ）図）。

続いてＣＦ４＋　Ｈ，混合ガスを用いた反応性スパッタ
エツチングによシ全面をエツチングすると、そのエツチ
ング特性が垂直な方向にのみ反応が進むため（ｃ）図の
如き形状が得られる。さらに続いてポリシリコン５０４
を０．４〜０．５μｍ程度付着すると（ｄ）図のよ５に
穴をうめることができる。続いて表面からポリシリコン
をエツチングすると（、）図の如く穴の中央にポリシリ
コンがうめ込まれた状態が得られる。さらに窒化膜ある
いは酸化膜５０３を除去すると（ｆ）の状態を得ること
ができる。そして熱拡散法によシ、シリコン基板と同型
の不純物を拡散し１次にシリコン窒化膜あるいは酸化膜
５０３を除去すると０）図に示すようた所望の形状が得
られる。第５図の工程中、堆積するポリシリコン５０４
の厚さを簿くし、その後、有機膜のうめ込みなどの技術
を用いると第６図に示すように、基板とつながったキャ
パシタの基板側電極となる２重の同心状の溝が得られる
。第５図に示したプロセスを複数回繰シ返すことによ）
さらに多重の同心状の溝を得ることができる。

次に本発明の第３の実施例について述べる。第７図にそ
の平面図（、）と断面図（ｂ）を示す。本実施例では溝
内に作られたキャパシタとして、第１の実施例を示す第
３図の状態に作られたポリシリコン電極７０１上にさら
にキャパシタ用絶縁膜７０２を付着し、続いてその上に
電極７０３を形成したものである。該電極７０３を基板
と同電位にすると第一の実施例の約２倍のキャパシタン
スを得ルことができる。この実施例ではキャパシタ表面
が基板電位などの一定の電位に保たれるので、その表面
に形成されるメモリセル間の配線の電位変化にょシ、そ
の電荷蓄積量が変化を受けず、常に安定した動作をする
という優れた特長を持つ。この効果は他の実施例につい
ても同じように応用できる。

その場合、上層電極と中間層電極の間で積極的なキャパ
シタンス増加をさせることもできるし、又絶縁膜を厚く
して単に中間層の静電シールド例に用いることも可能で
ある。

さらに第８図には第４の実施例を示す。本実施例の特徴
は、キャパシター用に形成される溝を隣接のキャパシタ
間で共用する所にある。（、）は実線で示されたシリコ
ン基板溝にキャパシター用！ｌ！３ｍ膜を形成したＨｌ
を示す平面図である。次に第５図０（ａ）から（ｅ）Ｉ
ｃ示された要領（但し、ここで５０３はポリシリコンに
置き換えられる）で溝の側面につみポリシリコンを残し
て（ｂ）図の状態を得ることができる。続いて、写真蝕
刻工程を用いて、（Ｃ）図（示すようにポリシリコンを
２つの部分に分けるように、レジストパターン等をマス
クとしてポリシリコンをエツチングして（ｄ）図のよう
にポリシリコンが２つに分離した状態を得ることができ
る。

このようにして−りの溝の側壁を複数個のキャパシター
で共用することが可能である。

【図面の簡単な説明】

艙１図は１つの従来型のＤＲＡＭのメモリセルを示す模
式的断面図で、第２図は第１図のＤＲＡＭのキャパシタ
中央に溝あるいは穴を堀った改良型のＤＲＡＭのメモリ
セルを示す模式的断面図である。 第３図（ａ）　、　（ｂ）　、第４図（ａ）　、　（ｂ
）は本発明第１および第２の実施例を示す図で、それぞ
れについて（＆）は平面図、（ｂ）は断面図である。第
５図（ａ）　、　（ｂ）　、　（ｅ）　。 （ｄ）　、　（ｅ）　、　（ｆ）　、　（ｇ）は、第２
の実施例を作製する工程を説明するための模式的断面図
。第６図は第２の実施例の工程で得られる第２の実施例
の変形を示す模式的断面図。第７．８図はそれぞれ第３
および第４の実施例を示す図で、第７図（ａ）、第８図
（ａ）。 （ｂ）　、　（ｅ）　、　（ｄ）は平面図、第７図（ｂ
）は断面図である。 ここで３００は基板、３０１はトランジスタのドレイン
不純物層、３０２はチャンネルスト、バ、３０４はフィ
ールド酸化膜、３０５はキャパシタンス用絶縁膜、３０
６はキャパシタンス上部電極である。 以上の実施例はｎチャンネルトランジスタを含むメモリ
セルについて述べられて来たが１本発明ではｐチャンネ
ルを含むメモリセルについても全く同様なセルを作るこ
とができる。また溝内に形成されるキャパシターの基板
側電極は基板と同型の高濃度不純物層を表面にした例に
ついて述べて来たが、基板とオーム性接触をする金属又
は合金を使用してもさしつかえない。 上記の実施例のｉずれに於ても基板拠占める面積が小さ
くとも、大きな有効なキャパシタ面積を得ることが可能
となった。本発明になるキャパシターはトランジスタ閘
の絶縁分離帯に形成できることから、実質上１個の最小
トランジスタ面積で１個のメモリセルを構成できる。 ｖ　５　図 亭　７　図 （ａ） （ｂ） ６　図 （Ｃ） （ｄ）

Claims (1)

【特許請求の範囲】
1. スイ、チングＭＩＳ型電界効果トランジスタの外側に少
   くとも１個の溝あるいは穴を有し、かつキャパシタとし
   てその溝あるいは穴の少くとも一部を利用して、一対の
   電荷一時蓄積素子を構成する記憶装置において、キャパ
   シタンスとして利用した半導体基板表面及び基板表面と
   ほぼ同電位にした多結晶シリコンが基板結晶と同型の伝
   導性を有する高濃度不純物層からなるか、キャパシタと
   して利用する基板表面とほぼ同電位にした電極が全