JPS6267862A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置、特に、キャパシタに電荷を
蓄積して記憶動作を行なうダイナミック型半導体記憶装
置のキャパシタの電気容量の増大をもたらす構造とその
製造方法に関する。

［従来の技術］ 第６因は従来の１トランジスタ・１キヤパシタで構成さ
れるメモリセルの断面構造を示す図である。第６図にお
いて、メモリセルはメモリキャパシタ７と転送ゲート８
とを含む。メモリキャパシタ７は、半導体基板１と、そ
の上に形成される極めて薄いゲート絶縁ｌｌｌ３ａを介
して設けられるメモリセルプレート４とから構成される
。メモリセルプレート４には電源ＶｃＰからの電圧が印
加される。転送ゲート８は、半導体基板１表面に形成さ
れるｎ＋拡散領域６ａと、ｎ＋拡散領域６ａ。

６ａの闇の電荷転送領域上に極めて薄い酸化ｇ！３ｂを
介して設けられるゲート電極（ワードライン）５とから
構成される。一方のｎ＋拡散領埴６ａは信号読出／ＩＩ
込用のビットラインＢＬと接続される。メモリセルの一
方端はたとえばｓ＋　Ｏｚからなる厚い絶縁膜による素
子力１１１領域２が形成されており、隣接するメモリセ
ルと電気的に絶縁される。以下、上述のメモリセルの動
作について第６図を参照して説明する。

ゲート絶縁１ｊＪ３ａの誘電率をε、その膜厚をｔとし
、メモリキャパシタ７の面積をＳとするとキャパシタ７
の電気容ｌＣは、 Ｃ−εＳ／ｌ で与えられる。電気量ｔＣを持つキャパシタ７に電源Ｖ
ｃｐからの電圧Ｖを印加するとメモリキャシタ７に蓄積
される電気】Ｑは、 −Ｃ−Ｖ となり、この電気ＩＱの有無に応じて情報が記憶される
。電気ＩＱは転送ゲート８のピットラインＢＬへ転送さ
れ、ビットラインＢＬに接続されるセンスアンプ（図示
せず）で電気量Ｑの有無が検出され、記憶情報の読出が
行なわれる。

［発明が解決しようとする問題点］ 従来の１トランジスタ・１キャパシタ方式のメモリセル
は以上のように構成されており、キャパシタ部に蓄積し
得る電気量Ｑを大きくするためには、キャパシタ部の電
気量ＩＣを大きくする必要がある。電気量ＩＣを大きく
する方法の１つとして、ゲート絶縁膜３ａの膜厚を薄く
する方法があり、膜厚１００Ａ程度の酸化シリコン摸が
実用化されつつある。

しかし、これ以下の膜厚のゲート絶縁膜においては、ピ
ンホールなどの欠陥が壜加し、歩留りが低下するととも
に、ゲート絶縁膜３ａに印加される電界強度が著しく増
大し、絶縁破壊が生じるなど信頼上問題が生じる。

また、キャパシタの面積Ｓを大きくすることにより電気
量ＩＣを大きくすることも可能である。

しかし、キャパシタの面積Ｓを大きくした場合、メモリ
セルの占有面積の増大をきたし、集積回度の大きな大言
面記憶装置を実現する上で大きな障害となる問題点が生
じる。

第７Ａ図および第７Ｂ図は上述の間ｆｉｌ１点を除去し
、メモリセルの占有面積を増大させずキ１アバシタの面
積のみを増大するメモリセル構造（トレンチキャパシタ
セル）を示す図であり、第７Ａ図はその断面構造を示し
、第７Ｂ図はその平面配置を示す図である。第７Ａ図お
よび第７Ｂ図から見られるように、トレンチキャパシタ
セルは、キャパシタのほぼ中央部に細く深い溝（トレン
チ）９を形成し、この満９の内部にも薄い絶ｔＲＦ　３
　ａとメモリセルプレート４とを形成して溝９の内部側
壁にもキャパシタを形成し、これによりキャパシタの実
効的面積を増大させ電気量１Ｇを大きくするものである
。

しかしながら、最近の大容量半導体記４１１装置におい
ては、メモリセルが微細化され、キャパシタの占める平
面的面積にも限度があるため、トレンチキャパシタ９の
開口部面積は１〜２μ階２しがなく、このため、記憶動
作に必要な電気容量を実現するためにはトレンチキャパ
シタ９の深さは４μｌ１１２以上にする必要があった。

このような深い溝をエツチングにより形成し、さらにこ
の深い溝の内部に１００Ａ程度の非常に薄いゲート絶縁
膜３ａと、多結晶シリコンからなるメモリセルプレート
４を形成し、さらに溝の内部に絶縁物を埋め込んでキャ
パシタ部表面を平坦化することは製造技術的に非常な困
難さを伴なっており、歩留り上の深刻な問題となってい
る。

さらに第７Ａ図に示される断面構造かられかるように、
素子分離領域２よりも深く形成された非常に深いトレン
チ９が隣合って形成されているため、素子分離領ｔｉｉ
１２の分離効力が及ばなくなり、隣り合ったトレンチキ
ャパシタ間でリーク電流が流れ、記憶された情報が消失
するという致命的欠陥を引き起こしやすいという問題点
を有している。

それゆえ、この発明の目的は、上述のような従来の半導
体記憶装置の持つ欠点を除去し、メモリセルの占有面積
を増大させずに電気容量を大きくすることが可能な半導
体記憶装置とその製造方法を提供することである。

［問題点を解決するための千円１ この発明にかかる半導体記憶装置は、平面贋メモリキャ
パシタの周辺に溝を形成し、溝の測璧にも薄いゲート絶
縁膜とメモリセルプレートを形成して溝の側壁をキャパ
シタとして使用し、さらに溝の底面には厚い絶縁膜を堆
積させて準子分肩１域を形成する。

［作用］ メモリキャパシタの比較的長い周辺に溝を形成し、この
溝の側壁をキせパシタとして使用するように構成してい
るので、メモリキャパシタの占有面積を増大させること
なく電気容量を大きくすることができる。

また溝の底面には素子分離用の厚い絶Ｒｍが形成されて
いるので、隣接する溝の間でリーク電流が流れることも
なく記憶情報が消失することもない。

これにより、メモリキャパシタの占有面積を何ら増大さ
せることなくキャパシタの実効的面積を増加させて電気
容量を大きくすることができ１メガピツト以上の大容最
半導体記憶装置を実現することが可能となる。

［発明の実施例］ 以下、この発明の一実施例を図面を参照して説明する。

第１Ａ図および第１Ｂ図はこの発明の一実施例である半
導体記憶装置の構成を示す図であり、第１Ａ図はその断
面Ｓ造を示し、第１Ｂ図はその平面配置を示す図である
。

第１Ａ図において、メモリセルはメモリキャパシタ７と
転送ゲート８とを含む。転送ゲート８は、半導体基板１
表面に形成されるｎ＋拡散領域５ａ。

６ｂと、ｎ＋拡散領域５ａ、５ｂの間の電荷転送領域上
に極めて薄い絶縁膜３ｂを介して設けられるゲート電極
５とから構成される。一方の０＋拡散領域６ａは信号読
出、／書込用のピットラインＢＬと接続される。

メモリキャパシタ７は、平面型のキャパシタ部と、その
周囲に形成された溝１７からなる周辺キャパシタ１０と
から構成される。平面型のキャパシタ部は、ｐ型不純物
拡散層１１とその上に形成されるｎ＋型不純物拡散層６
ｂとその上に薄い絶縁１１３ａを介して設けられるメモ
リプレート４とから構成される。

周辺キャパシタ１ｏは、平面型のキャパシタ部の周囲に
形成された浅い溝１７と、この溝１７の側壁に形成され
た薄い絶縁１１１３ａとメモリセルプレート４とから構
成される。溝１７の底部には厚い絶縁膜からなる素子分
離領域２が形成される。

ざらに素子分離領域２下にはチャネルカット用のｐ型不
純物拡散層１１が形成されている。ｎ型不純物拡散層６
ｂとｐ型不純物拡散層１１とからなる２薯の不純物拡散
層はいわゆるハイシー１１造（Ｈｉ−Ｃ構造）を形成し
、その接合容」によるキャパシタの容ｌの重大およびソ
フトエラーの発生を防止する機能を有している。

第１Ｂ図の平面図にハツチングで示されているように、
メモリキャパシタ７の周辺部に溝１７の側壁を利用した
周辺キャパシタ１０が形成される。

この周辺部を利用した周辺キャパシタ１０は、メモリキ
ャパシタ７の比較的長い周辺部をすべてキャパシタとし
て利用することができるため、第７Ａ図および第７Ｂ図
に示されるトレンチキャパシタセルと異なり、形成する
溝の深さは１μｍ以下の場合でも電気容量の増加は著し
い。

第２図は従来のトレンチキャパシタを有するメモリセル
とこの発明による周辺キャパシタを有するメモリセルに
おける、溝の深さとそのときのメモリキャパシタの電気
容量との関係を示す図である。ｇＲ２図において、横軸
は溝の深さを示し、縦軸は電気容量を示す。また、実線
はこの発明による周辺キャパシタを有するメモリセルの
場合を示し、破線はトレンチキャパシタを有するメモリ
セルの場合を示す。第２図に示されるデータは、１゜２
μｍの設計ルールに基づいて設計された１メガピツトの
ダイナミック記憶素子を用いて測定されたものである。

第２図から見られるように、この発明による周辺キャパ
シタを有するメモリセルにおいては、０．５〜０．８μ
論の深さの溝を形成することにより、メモリセルの記憶
動作に必要とされる２００〜２５０ｆＦの電気容量を確
保することができる。一方、トレンチキャパシタを有す
るメモリセルにおいては、この設計ルールの下ではトレ
ンチの開口面積は１．５Ｘ１．０μｍの占有面積しかと
ることができないため、２００〜２５０ｆＦの電気容量
を確保するためには、トレンチ部の溝を２．７〜４．８
μＩの深さに形成する必要がある。このように、この発
明による周辺キャパシタを有するメモリセルは、メモリ
キャパシタ７の周辺にごく浅く溝を形成するだけで所望
の電気容量を確保することができるので、トレンチキャ
パシタを有するメモリセルに比べて製造技術的に大きな
困難を伴なうことなく容易に形成することができ、非常
に生産性の高い構造となっている。

次にこの発明の一実施例である半導体記憶装置の製造工
程を説明する。

第３Ａ図ないし第３０図はこの発明の一実施例である半
導体記憶装置の製造工程を工程順に断面図で示したもの
である。

まず、第３Ａ図に示されるように、第１導電型。

本実施例においてはｐ−型半導体基板１の表面に酸化シ
リコン１１１２，１ｉ化シリコン膜１３および酸化シリ
コン膜１４がこのｌｌｌ１Ｉに形成される。

次に通常の写真製版技術を用いて、素子弁ｍ領域２を規
定するレジストパターン１５が形成される。このレジス
トパターン１５をマスクとして、酸化シリコン嗅１２．
窒化シリコンｆｆ１１３および酸化シリコンｇ１１４か
らなる複合膜の素子弁１１領域２に対応する領域がエツ
チング除去される。さらに、このレジストパターン１５
をマスクとして、露出した半導体基板１表面にボロンの
イオン注入１６ａが行なわれる（第３Ｂ図）。

引続いて第３Ｃ図に示されるように、レジストパターン
１５を除去した後、高温の熱処理を行なってイオン注入
されたボロンを拡散させ、ｐ＋型領領域１１ａ形成され
る。

次に第３Ｄ図に示されるように酸化シリコン横１２．１
４および窒化シリコン１１１３からなる複合膜で形成さ
れたパターンをマスクとして半導体基板１を０．５〜０
．８μｍの深さエツチングし、素子分離領域に溝１７を
形成する。このとき前工程（第３Ｃ図）で形成されたｐ
”型ｇＡ！４！１１ａは熱拡散によりある程度横方向に
も拡がっているので、７１１１７の側壁はｐ′）型領域
となっている。

さらに溝１７を形成した後、複合１１１２，１３゜１４
をマスクとして、溝１７の底面にボロン注入１６ｂを行
なって、溝１７の底面にもｐ“型領域１１ｂを形成する
（第３Ｅ図〉。

次に第３Ｆ図に示されるように、溝１７の表面を薄く酸
化して酸化シリコンｒｓ１２−を成長させた後、半導体
基板１の表面全面にたとえば減圧ＣＶＤ法を用いて窒化
シリコン１１１１８を堆積する。

減圧ＣＶＤ法で堆積した窒化シリコン膜は、段差被覆性
が極めて良好であるため、満１７の側壁にも平坦部と同
じ膜厚の窒化シリコン膜を堆積することが可能である。

引続いて第３Ｇ図に示されるように、たとえば反応性イ
オンエツチング技術を用いて窒化シリコンｌ！１１８を
エツチングする。反応性イオンエツチング法はエツチン
グの方向性が強い、いわゆる異方性エツチングとなるた
め、平坦部の窒化シリコン暎をエツチングにより除去し
ても溝の１７の側壁に堆積した窒化シリコン１１１８−
を残存させることが可能である。このようにして溝１７
の側壁に窒化シリコン膜の枠１８′を形成することがで
きる。さらに、溝１７以外の半導体基板表面は窒化シリ
コン９１１３が形成されているので溝１７の底部のみに
半導体基板であるシリコンが露出した構造となっている
。

次に窒化シリコン１！１１３．１８−をマスクとして、
窒化シリコン膜で覆われていない溝の１７の底部のみを
高温の酸化雰囲気中で熱酸化し、素子分離用の厚い酸化
シリコンＩＩＩ　（フィールド酸化！ＩＩ　）２を成長
させる〈第３Ｈ図）。

選択酸化のマスクとして用いた窒化シリコン膜１３．１
８−は熱燐酸等を用いて除去すると、溝１７の底部に厚
い絶縁寝、本実施例においては酸化シリコンｌ１１２と
、その下のチャネルカット饗として作用するｐ＋型領領
域１１ｂからなる素子分離領域が形成され、かつ溝１７
の側壁にはｐ９型領ｔｉ！１１ａが形成されている。以
上の工程により素子分離領域を形成する工程が完了し、
引続いてメモリキャパシタの電気容量を増加させ、かつ
パッケージ材料などから放射されるアルファ線によって
引起こされるソフトエラーを低減する役割を演じるいわ
ゆるハイシー（Ｈｌ　−Ｃ）構造を形成する工程に進む
。このハイシー橋造は一般に、キャパシタの下にＰ／Ｎ
接合を形成し、このＰ　、、’　Ｎ接合の接合容量によ
りキャパシタの容量を増加させるものである。

まず、第３１図に示されるように、ハイシー順域を規定
するレジストパターン１５ｂを写真製版技法を用いて形
成し、このレジストパターン１５ｂをマスクとしてボロ
ンのイオン注入１６ｃを行なう。レジスト１５ｂ除去後
、アニールを行なってｐ＋型領［１ｉｃが形成される。

次に第３Ｊ図に示されるように、ｎ＋型領領域６ｂ形成
される。ｎ′″型領域６ｂは溝１７のｌｌ！ｌｌ壁全面
に接するように形成する必要があるため、溝１７の側面
の傾斜が垂直である場合には７ｆ１１７の側壁を介して
イオン注入を行なうことができないので、熱拡散法を用
いて燐または砒素等を拡散させてｎ＋型領領域６ｂ形成
する。ここで、第４図に示されるように、１１７の側面
の傾斜角が５０度ないし８０度の間に制御してエツチン
グされているならば、イオン注入法を用いて、溝１７の
側壁からイオン注入してｎ＋型′？ＩＡ域６ｂを形成す
ることが可能である。また、！ｊ！１７の側壁にｐ＋型
領領域形成するために第３Ｂ図で行なったボロンのイオ
ン注入１６ａは、溝１７の傾斜角が５０度ないし８０度
の間であれば第３■図の工程と兼用することも可能であ
る。

次に第３に図に示されるように、メモリキャパシタの形
成に進む。まず、半導体基板１の表面にたとえば１００
Ａ程度の薄い酸化シリコン膜３ａを絶縁膜として形成し
、その上にｎ型の多結晶シリコンからなるキャパシタ電
極（メモリセルプレート）４を形成する。絶縁膜３ａは
ｙ：電率εが高いほど、またその膜厚が薄いほどキャパ
シタの電気容ｄが増大する。このため酸化シリコンｌ１
ｕ３ａはできるだけ薄い方が好ましく、また誘電率εを
増大させるために窒化シリコン暎と酸化シリコン毀の複
合模を使用する場合もある。しかしいずれの場合におい
ても溝１７の側壁にもメモリキャパシタが形成されるの
で前；ホしたように電気容量の大きなキャパシタを形成
することができる。

次に溝１７の部分には０．５〜０．８μｍの段差が生じ
ているので、この凹凸は後続の工程で不都合をきたす場
合があり、溝１７を絶！１物２０で埋めて平坦化する。

この絶縁物２０はまた溝１７の側壁に奇生ＭＯＳトラン
ジスタが形成されるのを防止する。溝１７の平坦化は半
導体基板表面にＣＶＤ法でたとえば酸化シリコン膜を溝
１７の深さに相当する厚さだけ堆積し、その上に厚いレ
ジストを回転塗布する。このようにすると半導体基板表
面に凹凸に関１系なくレジストの表面はほぼ完全に平坦
になる。この後、レジストと酸化シリコンとが同じ速度
でエツチングされる条件下でエツチングすることにより
（エッチバック法）、第３Ｌ図に示されるように溝１７
の内部のみに絶縁物２０を埋め込み、その表面を平坦化
することができる。

次に、転送ゲート領域を形成するため、Ｍ　ＯＳトラン
ジスタのしきい値３圧〜’ｔｈを制御するイオン注入を
行なった後、ゲート絶縁膜３ｂを成長させ、５結晶シリ
コンまたは高ｒａ点金属シリサイドまたは高融点全屈あ
るいはこれらの復合膜からなるゲート；極５を形成し第
３Ｍ図に示される構造を形成する。

続いて、砒素のイオン注入を行ない、ソース・ドレイン
領１ｆｆ６ａを形成する（第３　Ｎ　（２り。

さらに層間絶Ｂ膜２１を形成した後、コンタクト・ホー
ルを開口してアルミニウム配線（図においてはピットラ
イン）２２を形成しく第３０図）、半導体記憶装置の作
成工程が完了する。

以上、この発明の一実施例の半導体記憶装置の製造方法
を詳述したが、メモリキャパシタの形成が完了した時点
（第３に図）における断面構造を具体的に示す電子顕微
鏡写真を例示する図を第５図に示す。第５図から見られ
るように、０．６μｍ程度の深さを持つ溝の底部に素子
分離用の酸化シリコン製２が形成され、また溝１７の側
壁には１い絶縁膜３ａと電１へ（メモリセルプレート）
４が平坦部から連続的に形成され、溝１７の側壁をキト
パシタとして利用できる構造となっている。

なお、上記実施例においては、電子をキャリアとして使
用するｎチャネル型のメ［リセルについて述べたが、ホ
ールをキャリアとして使用するｐチャネル型メモリセル
の場合においでも不純物の橿性を反転させることにより
上記実施例と同様の効果を！することができる。

［発明の効果］ 以上のように、この発明によれば、メモリキャパシタの
周囲に比較的浅い溝を形成し、溝の底部に厚い絶縁膜を
成長させて素子弁ｗｉｆＲｍとし、溝の側壁には薄い絶
縁膜と電極とからなるメモリキャパシタを平坦部から連
続的に形成するｍ造となっているので、メモリセルの占
有面積を増大させることなくメモリキャパシタの電気′
Ｂ口を増大させることができ、１メガピット以上の大容
量半導体記憶装置を高歩昭りで安価に製造することがで
きる。

【図面の簡単な説明】

第１Ａ回および第１Ｂ図はこの発明の一実施例である半
導体記憶装置の構造を示す図であり、第１Ａ図はその断
面構造を、第１Ｂ図はその平面配置を模式的に示す図で
ある。第２図はこの発明による周辺キャパシタを有する
メモリセルと従来の１−レンチキャパシタを有するメモ
リセルについて電気容愚と溝の深さの関係を比較して示
した回である。第３八図ないし第３０１ｆｆｌはこの発
明の一実施例である半導体記憶装置の製造方法を示す工
程断面図である。第４図はこの発明の他の実施例である
半導体記憶＠置の工程断面図である。第５図はこの発明
の一実施例により得られた周辺キャパシタを有するメモ
リセルの構造を具体的に示す電子顕微鏡写真を例示する
図である。１６図は従来の平面型メモリキャパシタを有
する半導体記憶装置の断面構造を模式的に示す図である
。第７図は従来のトレンチキャパシタを有する半導体記
憶装置の構造を示す図であり、第７Ａ図はその断面構造
を、第７Ｂ図はその平面配置を模式的に示す図である。 図において、１は半導体基板、２は素子分離用の厚い絶
縁膜、３ａはメモリキャパシタを形成する薄い絶縁膜、
３ｂは転送ゲートを形成づ′るゲート絶縁膜、４はメモ
リセルプレート、５はグー・１−１１橋、６は「Ｉ＋型
領領域７はメモワキ１？パシタ、８は転送ゲート５．１
０は周辺キャパシタ、１１はｐ型頭域、１７は満、１３
，１８．１８−は窒化シリコン膿、２０は絶縁物である
。 なお、図中、同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 捲ＩＡ図 ♂　赤壽ｊメ、す′−ト　　７　メＥ１ハｖｌぐ／７呆
／Ｂ図 １Ｏ二田μｔキイバン７ 婚２図 ０７２３４．Ｓ 濤／ｌ源２　（βｍ） ２ｐ、比、ルゆ　　　／７　痺 箔４図 弔Ｓ図 ２５に’Ｊ　　ｊＯ，；にＸ　　、３２δｈ／ｊＥＯヒ
ー−一一−−邑 １、θμｍ 心６図 ５　：　リ・−ト嘴し七ト 右７Ａ図 γ 呆７Ｂ図 ？ニドレンチ・ぎＹパン７ 手続補正書（自発） ２、発明の名称 半導体記憶装置およびその製造方法 ３、補正をする者 事件との関係　特許出願人 住　所　　　　　東京都千代田区丸の内二丁目２番３号
名　称　　（６０１）三菱電機株式会社代表者　片二出
：：＝ゴ＝ゴｂ ４、代オヵ　　　志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 （１）　明細書第９頁第９行の［μｒａ　２　Ｊを「μ
ｍ」に訂正する。 （２）　　明ｍ＠第１０頁第１４行（７）ｆ堆積サセて
」を「形成して」に訂正する。 （３）　明細書第１４頁第１２行の「μｍ」を「μｓ２
Ｊに訂正する。 以上

Claims (17)

【特許請求の範囲】
1. （１）半導体基板と絶縁膜と電極とから構成されるキャ
   パシタ部に電荷を蓄積させて記憶動作を行なう半導体記
   憶装置であつて、 前記キャパシタ部の周辺に形成された溝を備え、前記絶
   縁膜および前記電極がキャパシタを形成するように前記
   溝の側壁に沿つて前記溝の内部にまで延びて形成されて
   いる、半導体記憶装置。
2. （２）前記溝の底部には素子分離用の厚い絶縁膜が形成
   されている、特許請求の範囲第１項記載の半導体記憶装
   置。
3. （３）前記溝側壁の傾斜角は直角である、特許請求の範
   囲第１項または第２項に記載の半導体記憶装置。
4. （４）前記溝側壁の傾斜角は５０ないし８０度の間に設
   定される、特許請求の範囲第１項または第２項に記載の
   半導体記憶装置。
5. （５）前記形成された溝の側壁に面する半導体基板領域
   において、第１導電型の不純物拡散層と第２導電型の不
   純物拡散層からなる２層の不純物拡散層をさらに備え、
   これによりハイシー構造を形成する、特許請求の範囲第
   １項ないし第４項のいずれかに記載の半導体記憶装置。
6. （６）前記溝の底部に形成された厚い絶縁膜下に、チャ
   ネルカット用の第１導電型の不純物拡散層をさらに備え
   る、特許請求の範囲第２項ないし第５項のいずれかに記
   載の半導体記憶装置。
7. （７）前記溝底部に形成された厚い絶縁膜は酸化シリコ
   ン膜である、特許請求の範囲第２項ないし第６項のいず
   れかに記載の半導体記憶装置。
8. （８）前記半導体記憶装置は、ＭＯＳトランジスタで構
   成される転送ゲートと前記キャパシタ部とからなるメモ
   リセルである、特許請求の範囲第１項ないし第７項のい
   ずれかに記載の半導体記憶装置。
9. （９）半導体基板と絶縁膜と電極とから構成されるキャ
   パシタ部に電荷を蓄積させて記憶動作を行なう半導体記
   憶装置の製造方法であつて、前記キャパシタ部周辺の半
   導体基板領域にエッチング法を用いて溝を形成するステ
   ップと、前記形成された溝の側壁に薄い絶縁膜を形成す
   るステップと、 前記溝の側壁に形成された薄い絶縁膜上に電極となる導
   電膜を形成するステップとを備える、半導体記憶装置の
   製造方法。
10. （１０）前記形成された溝の底部に厚い絶縁膜を形成す
    るステップをさらに含む、特許請求の範囲第９項記載の
    半導体記憶装置の製造方法。
11. （１１）前記厚い絶縁膜を形成するステップは、 前記キャパシタ部表面および前記形成された溝の側壁に
    耐酸化性の窒化シリコン膜を形成するステップと、 前記窒化シリコン膜をマスクとして前記溝底部に選択的
    に熱酸化を施すステップとを含む、特許請求の範囲第１
    ０項記載の半導体記憶装置の製造方法。
12. （１２）前記マスクとなる窒化シリコン膜を形成するス
    テップは、 エッチング法を用いて前記溝を形成した後に、前記半導
    体基板上の露出している表面全面に窒化シリコン膜を形
    成するステップと、 前記形成された窒化シリコン膜に異方性エッチング処理
    を施して前記溝の側壁にのみ窒化シリコン膜を残すステ
    ップとを含む、特許請求の範囲第１１項記載の半導体記
    憶装置の製造方法。
13. （１３）前記溝の底部に厚い絶縁膜を形成するステップ
    に先立つて、前記溝底部にのみ不純物をイオン注入する
    ステップを含み、 これにより前記厚い絶縁膜を形成するための選択的熱酸
    化時にチャネルカット層が同時に形成される、特許請求
    の範囲第１１項記載の半導体記憶装置の製造方法。
14. （１４）前記イオン注入される不純物はボロンである、
    特許請求の範囲第１３項記載の半導体記憶装置の製造方
    法。
15. （１５）前記形成された溝側壁に電極層を形成するステ
    ップの後に、前記溝内部に絶縁物を充填して半導体基板
    表面の凹凸を平坦化するステップをさらに含む、特許請
    求の範囲第１０項記載の半導体記憶装置の製造方法。
16. （１６）前記溝側壁の傾斜角はほぼ直角にされている、
    特許請求の範囲第１０項記載の半導体記憶装置の製造方
    法。
17. （１７）前記溝側壁の傾斜角は５０度ないし８０度の間
    に設定される、特許請求の範囲第１０項記載の半導体記
    憶装置の製造方法。