JPS63228664A - ダイナミツクランダムアクセスメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ＤＲＡＭ装置であって、−導電型の半導体基板面に形成
された逆導電型の埋込み層に達するように半導体層を貫
通して形成されたトレンチの内部に絶縁層を介して形成
されたキャパシタと、該キャパシタへの電荷の充放電を
スイッチングするＭＩＳＩ−ランジスタとを具備し、該
キャパシタを、埋込み層にオーミックに接続された第１
の導電層と、該トランジスタのソースまたはドレインの
いずれか一方の領域にオーミックに接続された第２の導
電層と、第１および第２の導電層間に介在された誘電体
層とにより形成し、該一方の領域の下部領域でかつ該絶
縁層の近傍の領域における不純物濃度を該ＭＴＳトラン
ジスタのチャネル領域における不純物濃度よりも高く設
定することにより、セル内に生じる寄生ＭｒＳ）ランジ
スタにおけるパンチスルー電流の発生を防止してメモリ
セルデータのリークを防止し、メモリとしての保持特性
を高めるものである。

〔産業上の利用分野〕

本発明は、ダイナミックランダムアクセスメモリ　（以
下ＤＲＡＭと称する）装置に関し、特にトレンチ型キャ
パシタを有するＤＲＡＭセルの構造に関する。

トレンチ型キャパシタは、キャパシタ部が立体的（溝状
）に構成されたＭＯ３構造で、２５６にビットＤＲＡＭ
まで一般的に用いられてきたプレーナ型セルに比べて、
実効的なキャパシタ面積を広くとることができるため、
小型で大きな蓄積容量が得られるという特徴を有してい
る。

しかしながら、トレンチ型キャパシタは以下に説明する
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信輔度が
保証される構造が要望されている。

〔従来の技術〕

第６図（ａ）および（ｂ）には従来形の一例としてのト
レンチ型キャパシタを有するＤＲＡＭセルの構成が示さ
れ、（ａ）は模式断面図、（ｂ）は等価回路図を示す。

同図において、５１はｐ−型シリコン（Ｓｉ）からなる
半導体基板、５２はセル領域を画定するための二酸化珪
素（ＳｉＯ□）からなるフィールド絶縁層、５３は蓄積
電極として機能する電子を含む反転層、５４は誘電体層
、５５は対向電極として機能する多結晶珪素（ポリＳｔ
）からなるセルプレート、をそれぞれ示し、反転層５３
、誘電体層５４およびセルプレート５５によりトレンチ
型キャパシタが構成される。

また、５６はゲート絶縁層、５７はポリＳｉからなるゲ
ート電極、５８Ａおよび５８Ｂはそれぞれ高濃度（ｎ゛
）の不純物領域からなるソース領域およびドレイン領域
を示す。このソース領域およびドレイン領域５８＾およ
び５８Ｂと、ゲート電極５７により金属酸化物半導体（
ＭＯＳ）！−ランジスタが構成される。

このような従来のトレンチ型セルにおいては、■　第６
図（ａ）に破線で示されるように、隣接セルと近接して
いることに起因してそれぞれのセルの空乏層が互いに連
絡し、パンチスルー状態となり、それによって、キャパ
シタ間が電気的に結合して蓄積情報の信幀度が撰なわれ
る、 ■　基板中に蓄積電極すなわち反転層５３から空乏層が
広く拡がり基板中に発生した小数キャリヤを捕獲し易く
、例えばα線入射によるソフトエラーを起こし易い、 ■　キャパシタはトレンチ内に形成されたＭＯ３構造の
反転層５３とセルプレート５５間の容量を用いるため、
電源電圧すなわちセルプレート５５の電圧に対して反転
層５３を形成するためのしきい値電圧骨だけ低い電圧ま
でしか書込むことができず（第６図（ｂ）の等価回路図
参照）、電源電圧の利用率が悪い、 ■　書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート５５と反転層５３の間に印加される
ので、誘電体層５４を薄くしてキャパシタ容量を一層増
大させた場合には、キャパシタに印加される電圧によっ
て誘電体層の絶縁破壊が生じ易く、そのためキャパシタ
の寿命が短くなる、という問題があった。

上述した問題点に対処するための一つのアプローチとし
て、例えば１９８６年のＩＥＤＭにおいて、Ｄ　Ｉ　Ｅ
　Ｔ　（Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｎｃａｐｓ
ｕｌａｔｅｄ　Ｔｒｅｎｃｈ）セルが提案されている。

（引用文献：　Ｍ、Ｔａｇｕｃｈｅｔ、　ａ！、　　”
Ｄｉｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｎｃａｐｓｕｌａｔ
ｅｄ　ＴｒｅｎｃｈＣａｐａｃｉｔｏｒ　Ｃｅ１ｌ″、
ＩＥＥＥ、ＩＥＤＭ　Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎ
ｉｃａｌＰａｐｅｒｓ、ｐｐ１３６〜１３９．１９８６
）　　。

第７図（ａ）および（ｂ）にはＤＩＥＴセルの一例が示
され、（ａ）は模式断面図、（ｂ）は等価回路図を示す
。

同図において、５６．５７．５８Ａおよび５８Ｂは第６
図に示される要素と同一のものを示し、６１はｐ−型Ｓ
ｉからなる半導体基板、６２はフィールド絶縁層、６３
はトレンチ、６４はトレンチ内の側壁に形成された絶縁
層、６５は該絶縁層を覆って形成された対向電極として
機能する、ｐ＋型ポリＳｉからなる導電層（セルプレー
ト）、６６は誘電体層、６７は蓄積電極として機能する
、ｎ゛型ポリＳｔからなる導電層、６８はドレイン領域
５８Ｂと導電層６７を接続するための導電層、をそれぞ
れ示す。

第７図に示されるＤＩＥＴセルによれば、トレンチ内の
側壁に形成された絶縁層６４によって空乏層の拡がりが
抑制されるので、前述した■および■の問題点を解消す
ることができる。また、ＤＩＥＴセルにおけるトレンチ
型キャパシタはＭＯ３構造を有しておらず、それ故、キ
ャパシタの蓄積電極６７には最大電圧まで書込むことが
できるので、前述の■の問題点を解消することができる
。

しかしながら、セルプレート６５は基板６１と電気的に
接続されており、言い換えると、基板自体がセルプレー
トトになっているので、８亥セルフ゛レートの電位に自
由度が無くなるという新たな問題が生じる。また、トラ
ンジスタのオン・オフ動作を確実にするために、基板に
は通常、負のバイアス電圧（およそ−３Ｖ）が印加され
ている。従って、蓄積電極６７に最大書込み電圧（例え
ば４Ｖ）が印加された時はキャパシタには７ｖの電圧が
加わることになり、結果として誘電体層６６が絶縁破壊
する可能性が増大するので、前述の■の問題点を解消す
ることができない。

第７図のＤＩＥＴセルが提起する問題点を解決するため
のアプローチとして、本発明者は、第８図（ａ）および
（ｂ）に示されるようなりＩＥＴセルを提案した（特願
昭６１−５０３０９号）。

同図に示されるセルが第７図のセルと構成土嚢なる点は
、ｐ−型Ｓｉからなる半導体基板６１の代わりに、ｐ型
Ｓｉの半導体基板７１にｎ゛型埋込み層７２が形成され
、さらに該埋込み層を有する基板面上にｐ−型Ｓｔから
なるエピタキシャル層７３が形成されていること、ｐ＋
型ポリＳｉからなる導電層（セルプレート）６５の代わ
りに、ｎ゛型ポリＳｉからなる導電層（セルプレート）
７４が設けられていること、およびトレンチの先端すな
わちセルプレート７４が埋込み層７２内に留まっている
こと、である。

従って、セルプレート７４は基板７１とは電気的に絶縁
されるので、基板電位に関係なくセルプレート電位を任
意に設定することができる。また、蓄積電極６７への書
込み電圧がＯｖ〜４ｖの範囲内にあるものとすれば、セ
ルプレート電位を２ｖに設定することにより、キャパシ
タに加わる電圧を最大２ｖに抑制することができ、これ
によって誘電体層６６の絶縁破壊を防止することができ
る。

〔発明が解決しようとする問題点〕

第８図に示されるＤＩＥＴセルによれば、キャパシタへ
の印加電圧は低減され得るが、新たな問題が生じる。以
下、第９図（ａ）〜（ｃ）を参照しながらこの問題点に
ついて説明する。

第９図（ａ）は第８図のセルの要部断面図を示し、図中
、ＱｌおよびＱ２は寄生ＭＯ３Ｉ−ランジスタを表して
いる。すなわち、寄生ＭＯ３Ｉ−ランジスタＱ１は、蓄
積電極６７をゲートとし、エピタキシャル層７３をソー
スとし、ドレイン領域５日をドレインとして構成され、
寄生ＭＯ３Ｉ−ランジスタＱ２は、セルプレート７４を
ゲートとし、エピタキシャル層７３をソースとし、埋込
み層７２をドレインとして構成されており、寄生ＭＯＳ
トランジスタＱ。

のチャネル長は寄生ＭＯ３）ランジスタＱ２のチャネル
長に比べて構造上短くなっている。

第９図（ｂ）にはその等価回路が示され、さらに第９図
（ｃ）には（ｂ）の回路の等価回路が示される。

同図に示されるように、本来のキャパシタＣ０は寄生Ｍ
Ｏ３）ランジスタＱ１およびＱ２のゲート間に形成され
る。寄生ＭＯ３Ｉ−ランジスタＱ、およびＱ２は、それ
ぞれ等価的にダイオードＤ、およびＤ２に置き換えられ
、しかも両ダイオードは互いに対向接続されているので
、両ダイオードの耐圧が充分であれば、寄生ＭＯ５）ラ
ンジスタがデプレッシヲン型にならない限り問題はない
。また、寄生ＭＯＳトランジスタＱ２は構造的に充分に
長チャネルであるので、問題とはならない。

しかしながら、寄生ＭＯＳトランジスタＱ１は相対的に
短チャネルであるので、そのソース・ドレイン間にパン
チスルー電流が流れ易く、特にセルに「０」を書込んで
ダイオードＤ１が逆バイアスされた時はダイオードＤ□
に逆方向リークが生じ、メモリとしての保持特性が劣化
して、セルとしての信頼度が低下するという問題が生じ
る。

これに対処するために、仮に寄生ＭＯ３！−ランジスタ
Ｑ１のチャネル長を長くした場合には、ダイオードＤ１
の逆耐圧は良好となり、逆方向リークは防止することが
できる。しかしながらその一方では、寄生ＭＯ３）ラン
ジスタＱ２のチャネル長が相対的に短くなるので、蓄積
電極６７０部分とセルプレート７４の部分との対向面積
が減少し、それによって蓄積電ｔ　＜ｃ、の容量）が犠
牲になり、好ましくない。

本発明の主な目的は、上述した従来技術における問題点
に鑑み、セル内に生じる寄生ＭＯ３Ｉ−ランジスタにお
けるパンチスルー電流の発生を防止してメモリセルデー
タのリークを防止し、メモリとしての保持特性を高める
ことができるＤＲＡＭ装置を提供することにある。

本発明の他の目的は、従来のＤＩＥＴセルにおけるセル
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。

Ｃ問題点を解決するための手段〕 上述した従来技術における問題点は、−導電型の半導体
基板と、該半導体基板面に形成された逆導電型の埋込み
層と、該埋込み層を有する該半導体基板面上に形成され
た一導電型の半導体層と、該半導体層を貫通して該埋込
み層に達するように形成されたトレンチの内部に絶縁層
を介して形成されたキャパシタと、該半導体層に形成さ
れた逆導電型のソース領域およびドレイン領域を有し、
該キャパシタに対し電荷の充放電のスイッチングを行う
ＭＩＳトランジスタとを具備し、該キャパシタは、該絶
縁層の上端部が残るように覆って被膜状に形成され該埋
込み層を介して所定のバイアス電圧が印加されるように
該埋込み層にオーミックに接続された逆導電型の第１の
導電層と、該第１の導電層を有する該トレンチの内面全
域に被膜状に形成された誘電体層と、該誘電体層を有す
るトレンチ内に埋込み形成され該ＭＩＳ）ランジスタの
ソース領域またはドレイン領域のいずれか一方の領域に
オーミックに接続された逆導電型の第２の導電層と、を
有し、該第２の導電層にオーミックに接続された該一方
の領域の下部領域であってかつ該絶縁層の近傍の領域に
おける不純物濃度は該ＭＩＳトランジスタのチャネル領
域における不純物濃度よりも高く設定されている、ＤＲ
ＡＭ装置を提供することにより、解決される。

〔作　用〕

今仮に、−導電型をｐ型、逆導電型をｎ型とする。上述
した構成によれば、ｐ型の半導体層とｎ型の第２の導電
層と該第２の導電層にオーミックに接続されたｎ型の一
方の領域とから第１の寄生ＭＯ３Ｉ−ランジスタが形成
され、半導体層とｎ型の第１の導電層と該第１の導電層
にオーミックに接続されたｎ型の埋込み層とから第２の
寄生ＭＯＳトランジスタが形成される。この第１および
第２の寄生ＭＯＳトランジスタは、それぞれ等価的にダ
イオードに置き換えられ、しかも両ダイオードは互いに
対向接続された形となっている。また、トレンチの深さ
方向における第１の導電層の長さく寄生ＭＯ３）ランジ
スタのゲート長に相当）は第２の導電層のそれよりも長
い。つまり、第２の導電層を含む第１の寄生ＭＯＳトラ
ンジスタは相対的に短チャネルとなるので、そのソース
およびドレイン間にはパンチスルー電流が流れ易く、特
に該一方の領域に低論理レベルの電圧が印加されている
場合、すなわち「０」が書込まれて当該ダイオードが逆
バイアスされた時は、該ダイオードに逆方向リークが生
じる場合もあり得る。

しかしながら、第１の寄生ＭＯＳトランジスタのチャネ
ル近傍の不純物（ｐ型）の濃度は本来のＭＯＳ）ランジ
スタのチャネル領域の不純物（ｐ型）の濃度よりも高く
設定おり、これによって、問題となる第１の寄生ＭＯＳ
トランジスタのチャネル近傍においては高濃度のｐｎ接
合領域が形成される。すなわち、高いポテンシャル・バ
リヤが形成されるので、キャリヤ（この場合には電子）
の移動が妨げられ、パンチスルー電流が流れ難い状態と
なる。従って、メモリセルデータのリークが防止され、
メモリとしての保持特性が高まる。

また、基板とは電気的に絶縁された埋込み層を介して第
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。

〔実施例〕

第１図には本発明の一実施例としてのＤＩＥＴセルの構
造が断面的に示される。

第１図において、 １はｐ型Ｓ＋からなる半導体基板、 ２は１０１９ｃＩ１１−３〜１０２０ｃ１１″′３程度
の不純物濃度を有するｎ゛゛埋込み層、 ３はｐ−型Ｓｔのエピタキシャル層、 ４はセル領域を画定するためのＳｉＯ□からなるフィー
ルド絶縁層、 ５はフィールド領域を含んで形成され底部が埋込み層２
内に達するトレンチ（溝）、 ６はトレンチ側面に形成された厚さ８００〜１０００人
程度のＳｉｎ、からなる絶縁層、 ７は厚さ１０００人程度でｌ　Ｑ　”　ａｍ　−’程度
の不純物濃度を有するｎ＋＋ポリＳｉからなるキャパシ
タの対向電極（セルプレート）、 ８は厚さ１５０人程度の５１３Ｎ４等からなるキャパシ
タの誘電体層、 ９はＩ　Ｑ　’　９ｃｍ　−’程度の不純物濃度を有す
るｎ゛゛ポリＳｉからなるキャパシタの蓄積電極、を示
す。

絶縁層６によって側面が画定されたトレンチ５の底部が
埋込み層２にオーミックに接する対向電極（セルプレー
ト）７と、該セルプレートを有するトレンチ５の内面に
形成された誘電体層８と、蓄積電極９とによりメモリセ
ルのキャパシタが構成される。さらに、 １０は濃度分布のピークでｌＱＩ？ｃ１１−３程度の不
純物濃度を有するｐ＋型型口ロンＢ）からなる高濃度領
域、 １１は５ｉ０２からなるゲート絶縁層、１２Ａはチタン
シリサイド（ＴｉＳｉｔ　）等からなる自己セルのワー
ド線（ゲート電極）、 １２Ｂは同じく隣接セルのワード線、 １３は厚さ１０００人程度のＳｉＯ□からなる絶縁層、
１４Ａおよび１４Ｂはそれぞれ１０Ｉ９１０ｌ９程度の
不純物濃度を有するｎ゛型のソース領域およびドレイン
領域、 １４Ｃはソース領域およびドレイン領域と同時に形成さ
れるｎ゛型領領域 を示す。

エピタキシャル層３と、ゲート絶縁層１１と、ワード線
（ゲート電極）１２Ａと、ソース領域１４Ａおよびドレ
イン領域１４ＢとによりメモリセルのＭＯＳトランジス
タが構成される。さらに、１５Ａはｎ型不純物がドープ
された例えばＴｉＳｉ２からなる導電層、 １５Ｂは同じ＜ＴｉＳｉ、からなり、トランジスタのド
レイン領域１４Ｂとキャパシタの蓄積電極９を電気的に
接続する導電層、 を示す。

この導電層１５Ｂにより、キャパシタとトランジスタが
接続されてＤＲＡＭセルが構成される。さらに、 １６は厚さ８０００人程度のＳｉＯ□からなる層間絶縁
層、 １７は配線用コンタクト窓、 １８はソース領域１４Ａにコンタクト窓１７および導電
層１５Ａを介してコンタクトし、層間絶縁層１６上にワ
ード線１２Ａ　、１２Ｂと直交する方向に延びるアルミ
ニウム（ＡＩ）等のビット線、 を示す。

第１図のセルの特徴は、ｐ゛型領領域１０ドレイン領域
１４Ｂの下部において絶縁層６に接して形成されている
ことである。以下、この構成上の特徴によるセルの効果
について第２図、第３図を参照しながら説明する。

第２図（ａ）および（ｂ）は第１図のセルに対するシミ
ュレーションを説明するための図で、（ａ）は主要部の
モデル構造図、（ｂ）は等価回路図、を示す。本発明者
は、シミュレーションを実施するに際し、 メモリ容量を４Ｍビット〜１６Ｍビットとし、基板バイ
アスを一３■とし、 セルプレート電位すなわち埋込み層２の電位を２．２５
Ｖとし、該埋込み層の条件としては、砒素（八Ｓ）、ド
ーズ量５　×１０１９　ａｍ　−：Ｉとし、セル書込み
電圧すなわちドレイン領域１４Ｂに印加する電圧をＯ〜
４Ｖ、特に寄生ＭＯ３）ランジスタＱ１の逆リークが生
じる最も厳しい条件であるＯＶとし、該ドレイン領域の
条件としては、砒素（Ａｓ）、ドーズＭ　４　Ｘ　１０
”ｃｎ＋−’、加速電圧７０ＫｅＶ　。

９００℃のＮ２ガスで１２０分、の条件で行なった。

第３図（ａ）および（ｂ）はそのシミュレーション結果
による電位分布を示すもので、（ａ）は第１図のセルの
場合、（ｂ）は従来形（第８図）セルの場合であって、
比較のために示したものである。図中、ハンチングで示
される部分は一３■の領域を表わしている。

（ｂ）の場合には、分布図の右上の部分、すなわち寄生
ＭＯ３）ランジスタＱ１のチャネル近傍の部分は＋１ｖ
の領域となっており、それ故、キャリヤ（電子）は移動
し易く、バンチスルー電流が流れる可能性は高くなる。

これに対し、（ａ）の場合には、深さ１μｍの近傍に前
述の高濃度のｐ゛型領領域形成されているため、寄生Ｍ
Ｏ３Ｉ−ランジスタＱ、のチャネル近傍の部分にまで該
−３■の領域が延びている。これによって、電子の移動
が妨げられるので、パンチスルー電流の可能性はほとん
ど情無となる。従って、セルデータのリークが防上され
得るので、メモリとしての保持特性は高まる。

また、基板（基板バイアス；−３Ｖ）とは電気的に絶縁
された埋込み層２を介して対向電極（セルプレート）７
にバイアス電圧（２，２５Ｖ　）を任意に印加すること
ができるので、セルプレート電位の自由度が高まる。こ
の場合、セル書込み電圧が０〜４■であるので、キャパ
シタの印加電圧は最大でも２．２５Ｖとなり、誘電体層
８の損傷の可能性は激減する。これは、キャパシタの信
頼度が高まることを意味する。

次に、上記実施例によるＤＩＥＴセルの製造方法を、第
４図（ａ）〜（ｈ）に示す製造工程図を参照しながら説
明する。

（第４図（ａ）参照） まず通常の方法に従い、１Ω値程度の比抵抗を有するｐ
型Ｓｉの半導体基板１面にマスクパターン（図示せず）
を用いて選択的に１０”Ｃｌ１１−”程度の高ドーズ量
でＡｓをイオン注入し、活性化処理を行なってｎ゛゛埋
込み層２を形成する。

（第４図（ｂ）参照） 次いで上記基板上に１００口程度の比抵抗を有する厚さ
２〜３μｍ程度のｐ−型Ｓｔのエピタキシャル層３を形
成し、次いで素子形成領域上に選択酸化用の耐酸化膜と
して、例えばＳｉ、Ｉ　Ｎ４層（またはＳｉｚ　Ｎａと
５ｉＯｚとの複合層）２１を形成し、これをマスクにし
てエピタキシャル層３の表面を酸化し、厚さ４０００人
のフィールド絶縁層４を形成する。

（第４図（ｃ）参照） 次いで通常のりソグラフイと反応性イオン・エツチング
（ＲＩＥ）を用いて、フィールド絶縁層４の一部を含め
て耐酸化領域に底部が埋込み層２内に達する深さのトレ
ンチ５を形成する。

次いで熱酸化を行なってトレンチ５の内面に例えば厚さ
８００人程度のキャパシタ画定隔離用のＳｉｎ、絶縁層
６を形成する。この厚さは特に制約はないが、余り厚過
ぎるとトレンチの実効寸法が小さくなるので、１０００
Å以下が望ましい。

ついでＲＩＥ処理によりトレンチ５の底部の絶縁層６を
選択的に除去し、この部分に埋込み層２面を露出させる
。

（第４図（ｄ）参照） 次いで、トレンチ５の内面を含む基板面全面に化学気相
成長（ＣＶＤ）法を用いて厚さ１０００人程度０ｎ゛型
ポリＳｔ層を形成し、ＲＩＥ処理により基板面上の該ｎ
＋型ポリＳｉ層を除去し、トレンチ５の側壁面にｎ１型
ポリＳｉからなる対向電極（セルプレート）７を残留形
成する。そしてこの後、若干の溶液エツチングまたはプ
ラズマエツチングを行なってトレンチ５の開口部付近の
ポリＳｉ層を除去し、対向電極（セルプレート）７の上
端部をトレンチ５の開口面より奥へ例えば１μｍ程度後
退させる。これは、キャパシタ耐圧の向上に有利なため
である。

なお、上記エツチング処理を完了した時点で、トレンチ
５底部の埋込み層２の露出面上にｎ゛型ポリＳｔ層が残
留しても差し支えない。

ここで、ｎ°型埋込み層２に下部が接し電気的に接続さ
れたｎ＋型ポリＳｉの対向電極（セルプレート）７が形
成される。

（第４図（ｅ）参照） 次いで対向電極７の表面を５０人程度酸化（図示せず）
した後、トレンチ５の内面を含む基板上に例えば厚さ１
００人程０のＳｉ３　Ｎ、層からなる誘電体層８を形成
する。この誘電体層は、酸素雰囲気中でアニールするこ
とにより絶縁耐圧が向上することが知られている。

次いで、誘電体層８を有するトレンチ５内を含む基板上
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ゛型ボ’ＪＳｉ層を成長させ
、次いで異方性のエツチング処理により基板上の該ｎ゛
型ポリＳｉ層を除去し、トレンチ５内を誘電体層８を介
して完全に埋めるｎ゛型ポリＳｉ層からなる蓄積電極９
を形成する。

この場合、マスク工程を用いないでトレンチ５内のみに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小される
。

次いで、基板面上に表出している誘電体層８を除去し、
更に選択酸化時に用いたＳｉ、　Ｎ４層２１を除去する
。なおここで、基板面にはトランジスタを形成する活性
領域とトレンチ５に埋込まれた蓄積電極９の上面が表出
するが、前述したように対向電極の上端部はトレンチ５
の開口面から後退して形成されているので、蓄積電極９
のバターニングの際多少オーバーエツチングになっても
対向電極７の上端部が表出することはなく、従って、キ
ャパシタ耐圧の劣化あるいはキャパシタショート障害が
発生することはない。

（第４図（ｆ）参照） 次いで、マスクパターン（図示せず）を用いて選択的に
、すなわちトレンチ型キャパシタとフィールド絶縁層４
の部分を除く基板面全面に、深さ０．９μｍ近傍の領域
が最高濃度となるように、４Ｘ１０”ｃｏ＋−”程度の
高ドース量テ硼素（Ｂ）ライオン注入（加速電圧３００
ＫｅＶ）　Ｉ、、活性化処理を行なってｐ゛型領領域１
０形成する。

（第４図（ｇ）参照） 次いで、通常のＭＯ’Ｓ’ｌ−ランジスタの形成方法に
従いエピタキシャル層３の表面を酸化し、メモリセルの
ＭＯＳ）ランジスタおよび周辺回路のＭＯ３Ｉ−ランジ
スタのゲート絶縁層として例えば厚さ２２０人程０の５
ｉＯｚからなる絶縁層１１を形成する。この際に９００
℃程度の低温で酸化を行うと、蓄積電極９の表面のゲー
ト絶縁層１１は６００人程程度厚さになる。

次いで、ゲート材料例えば２０００人程度０厚さのチタ
ンシリサイド（Ｔｉ５ｉｚ　）層を被着し、パターニン
グを行なってＴｉ５ｉｚからなるワード線１２Ａ、１２
Ｂ等を形成し、次いで公知の方法により該ワード線１２
Ａ　、１２Ｂ等の表面を厚さ１０００人程度０ｎｉＯｚ
からなる絶縁層１３で被覆する。

次いで、エピタキシャル層３および蓄積電極９の表面に
ワードＩ（ゲート電極）１２Ａをマスクにして硼素（Ｂ
）を選択的にイオン注入してｎ“型のソース領域１４Ａ
およびドレイン領域１４Ｂを形成する。この際トレンチ
５内に埋込まれた蓄積電極９にもｎ°型領領域１４Ｇ形
成される。

次いで、ウェットエツチング等によりソース領域１４Ａ
、ドレイン領域１４Ｂおよび蓄積電極９のｎ＋型領領域
１４Ｇ表面を露出させた後、該基板上に厚さ１０００人
程度０チタン（Ｔｉ）層をスパッタ法等により形成し、
所定の熱処理を行なって上記シリコン露出面に接する領
域のＴｉ層を選択的にシリサイド化し、次いでシリサイ
ド化していないＴｉ層を選択的にエツチング除去して、
チタンシリサイドからなる導電層１５Ａ　、１５Ｂを形
成する。この際、ドレイン領域１４Ｂと蓄積電極９のｎ
゛型領領域１４Ｃ導電層１５Ｂにより電気的に接続され
る。

なお、ｎ＋型領領域１４Ｃシリコン露出面上へのポリＳ
ｉの選択成長技術によって形成してもよい。

（第４図（ｈ）参照） 最後に、通常の方法により、基板全面に眉間絶縁層１６
を被着し、ソース領域１４Ａおよびドレイン領域１４Ｂ
上に配線用のコンタクト窓１７を明け、ＡＩからなるビ
ット線１８を形成する。

なお、上述した実施例においては、層状にｐ１型領域１
０を設けた例について説明したが、それに限らず、例え
ば第５図の他の実施例に図示されるように、ソースおよ
びドレイン領域のそれぞれの下部にｐ゛型領領域１０Ａ
、ＩＯＢを設けてもよい。これは、第４図の工程（ｈ）
においてゲート電極を形成した後で、ボロン（Ｂ゛）イ
オンを注入することにより形成され得る。

また、この場合に、ｐ゛型領領域１０Ａついては必ずし
も形成する必要性はなく、少くとも絶縁層６側の領域１
０Ｂさえ形成されていればよい。

なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。

〔発明の効果〕

以上説明したように本発明のＤＲＡＭ装置によれば、セ
ル内に生じる寄生ＭＯ３Ｉ−ランジスタにおけるパンチ
スルー電流の発生を防止してメモリセルデータのリーク
を防止し、メモリとしての保持特性を高めることができ
ると共に、従来のＤＩＥＴセルにおけるセルプレートの
電位に自由度を与え、キャパシタの印加電圧を低減して
該キャパシタの寿命低下を防止することかできる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＤ　Ｉ　ＥＴセルの
構造を示す断面図、 第２図（ａ）および（ｂ）は第１図のセルに対するシミ
ュレーションを説明するための図で、（ａ）はモデル構
造図、（ｂ）は等価回路図、 第３図（ａ）および（ｂ）はそれぞれ第１図のセルの場
合、従来形（第８図）セルの場合におけるシミュレーシ
ョン結果による電位分布図、第４図（ａ）〜（ｈ）は第
１図のＤＩＥＴセルの製造工程図、 第５図は本発明の他の実施例としてのＤＩＥＴセルの構
造を示す断面図、 第６図（ａ）および（ｂ）は従来形の一例としてのトレ
ンチ型キャパシタを有するＤＲＡＭセルの構成を示す図
で、（ａ）は模式断面図、（ｂ）は等価回路図、 第７図（ａ）および（ｂ）は従来形の他の例としてのＤ
ＩＥＴセルの構成を示す図で、（ａ）は模式断面図、（
ｂ）は等価回路図、 第８図（ａ）および（ｂ）は従来形のさらに他の例とし
てのＤＩＥＴセルの構成を示す図で、（ａ）は模式断面
図、（ｂ）は等価回路図、 第９図（ａ）〜（ｃ）は第８図のセルにおける問題点を
説明するための図で、（ａ）は要部断面図、（ｂ）はセ
ル内に生じる寄生ＭＯＳトランジスタの等価回路図、（
ｃ）はさらにその等価回路図、である。 （符号の説明） １・・・半導体基板、２・・・埋込み層、３・・・半導
体層（エピタキシャル層）、４・・・フィールド絶縁層
、５・・・トレンチ、６・・・絶縁層、７・・・第１の
導電層（対向電極）、８・・・誘電体層、９・・・第２
の導電層（蓄積電極）　、１０．　ＩＯＡ　、　ＩＯＢ
・・・ｐ゛型領領域１１・・・ゲート絶縁層、１２Ａ・
・・自己セルのワード線（ゲート電極’）　、１２Ｂ・
・・隣接セルのワード線、１３・・・絶縁層、１４Ａ・
・・ソース領域、１４Ｂ・・・ドレイン領域、１４Ｃ・
・・ｎ゛型領領域１５Ａ・・・導電層、１５Ｂ・・・導
電層、１６・・・層間絶縁層、１７・・・コンタクト窓
、１８・・・ビット線。

Claims (1)

1. 【特許請求の範囲】 　一導電型の半導体基板（１）と、 該半導体基板面に形成された逆導電型の埋込み層（２）
   と、 該埋込み層を有する該半導体基板面上に形成された一導
   電型の半導体層（３）と、 該半導体層を貫通して該埋込み層に達するように形成さ
   れたトレンチ（５）の内部に絶縁層（６）を介して形成
   されたキャパシタと、 該半導体層に形成された逆導電型のソース領域およびド
   レイン領域を有し、該キャパシタに対し電荷の充放電の
   スイッチングを行うＭＩＳトランジスタとを具備し、 該キャパシタは、該絶縁層の上端部が残るように覆って
   被膜状に形成され該埋込み層を介して所定のバイアス電
   圧が印加されるように該埋込み層にオーミックに接続さ
   れた逆導電型の第１の導電層（７）と、該第１の導電層
   を有する該トレンチの内面全域に被膜状に形成された誘
   電体層（８）と、該誘電体層を有するトレンチ内に埋込
   み形成され該ＭＩＳトランジスタのソース領域またはド
   レイン領域のいずれか一方の領域（１４Ｂ）にオーミッ
   クに接続された逆導電型の第２の導電層（９）と、を有
   し、 該第２の導電層にオーミックに接続された該一方の領域
   （１４Ｂ）の下部領域であってかつ該絶縁層（６）の近
   傍の領域における不純物濃度は該ＭＩＳトランジスタの
   チャネル領域における不純物濃度よりも高く設定されて
   いる、 ダイナミックランダムアクセスメモリ装置。