JP2752892B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2752892B2 JP2752892B2 JP5232889A JP23288993A JP2752892B2 JP 2752892 B2 JP2752892 B2 JP 2752892B2 JP 5232889 A JP5232889 A JP 5232889A JP 23288993 A JP23288993 A JP 23288993A JP 2752892 B2 JP2752892 B2 JP 2752892B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関し、特に、１トランジスタ型ダイ
ナミックＲＡＭおよびその製造方法に関する。
よびその製造方法に関し、特に、１トランジスタ型ダイ
ナミックＲＡＭおよびその製造方法に関する。
【０００２】
【従来の技術】１トランジスタ型ダイナミックＲＡＭと
して、選択用ＭＯＳ型トランジスタの一方の不純物拡散
層の上部に引出し電極を設け、このトランジスタに蓄積
される電荷を引出し電極から引き出すスタック型ダイナ
ミックＲＡＭ（以下、「スタック型ＤＲＡＭ」と称す
る。）がある（たとえば、特開平３−２９２７６７号公
報）。
して、選択用ＭＯＳ型トランジスタの一方の不純物拡散
層の上部に引出し電極を設け、このトランジスタに蓄積
される電荷を引出し電極から引き出すスタック型ダイナ
ミックＲＡＭ（以下、「スタック型ＤＲＡＭ」と称す
る。）がある（たとえば、特開平３−２９２７６７号公
報）。
【０００３】図７（Ａ），（Ｂ）および図８（Ａ），
（Ｂ）はそれぞれ、このようなスタック型ＤＲＡＭの製
造方法の一従来例を説明するための図である。
（Ｂ）はそれぞれ、このようなスタック型ＤＲＡＭの製
造方法の一従来例を説明するための図である。
【０００４】フィールド酸化膜2021〜2023が、図７
（Ａ）に示すように、Ｐ型シリコン基板201 上の所定の
位置に形成される。続いて、膜厚２００Åのゲート酸化
膜2031，2032が、Ｐ型シリコン基板201 上のフィールド
酸化膜2021とフィールド酸化膜2022との間およびフィー
ルド酸化膜2022とフィールド酸化膜2023との間の領域に
形成される。
（Ａ）に示すように、Ｐ型シリコン基板201 上の所定の
位置に形成される。続いて、膜厚２００Åのゲート酸化
膜2031，2032が、Ｐ型シリコン基板201 上のフィールド
酸化膜2021とフィールド酸化膜2022との間およびフィー
ルド酸化膜2022とフィールド酸化膜2023との間の領域に
形成される。
【０００５】その後、膜厚３０００Åの多結晶シリコン
膜がＰ型シリコン基板201 上の全面に形成されたのち、
リン拡散が行われることにより、この多結晶シリコン膜
がＮ型導電層とされる。続いて、この多結晶シリコン膜
がフォトエッチング法によりエッチングされることによ
り、ワード線となるゲート電極204 が、図示右側のゲー
ト酸化膜2032が形成された領域の中央部に形成されると
ともに、周辺回路のトランジスタのゲート電極205 が、
図示左側のゲート酸化膜2031が形成された領域の中央部
に形成される。
膜がＰ型シリコン基板201 上の全面に形成されたのち、
リン拡散が行われることにより、この多結晶シリコン膜
がＮ型導電層とされる。続いて、この多結晶シリコン膜
がフォトエッチング法によりエッチングされることによ
り、ワード線となるゲート電極204 が、図示右側のゲー
ト酸化膜2032が形成された領域の中央部に形成されると
ともに、周辺回路のトランジスタのゲート電極205 が、
図示左側のゲート酸化膜2031が形成された領域の中央部
に形成される。
【０００６】その後、ゲート電極204，205とフィールド
酸化膜2021〜2023とをマスクとして、エネルギー４０Ｋ
ｅＶおよびドーズ量２×１０13ｃｍ-2の条件で、リンが
イオン注入されることにより、４つのＮ型低濃度領域20
61〜2064が、フィールド酸化膜2021とゲート電極205と
の間，ゲート電極205とフィールド酸化膜2022との間，
フィールド酸化膜2022とゲート電極204との間およびゲ
ート電極204とフィールド酸化膜2023との間に自己整合
的に形成される。続いて、膜厚１５００Åの第１のシリ
コン酸化膜207 が、Ｐ型シリコン基板201 上の全面にＣ
ＶＤ法により形成される。
酸化膜2021〜2023とをマスクとして、エネルギー４０Ｋ
ｅＶおよびドーズ量２×１０13ｃｍ-2の条件で、リンが
イオン注入されることにより、４つのＮ型低濃度領域20
61〜2064が、フィールド酸化膜2021とゲート電極205と
の間，ゲート電極205とフィールド酸化膜2022との間，
フィールド酸化膜2022とゲート電極204との間およびゲ
ート電極204とフィールド酸化膜2023との間に自己整合
的に形成される。続いて、膜厚１５００Åの第１のシリ
コン酸化膜207 が、Ｐ型シリコン基板201 上の全面にＣ
ＶＤ法により形成される。
【０００７】その後、第１のシリコン酸化膜207 が異方
性エッチングされて、ゲート電極205 の側壁およびゲー
ト電極204 の側壁の第１のシリコン酸化膜207 のみが残
されることにより、図７（Ｂ）に示すように、４つのサ
イドウォール2081〜2084が形成される。続いて、ゲート
電極204，205とサイドウォール2081〜2084とフィールド
酸化膜2021〜2023とをマスクとして、エネルギー７０Ｋ
ｅＶおよびドーズ量５×１０15ｃｍ-2の条件で、ひ素が
イオン注入されることにより、４つのＮ型高濃度領域20
91〜2094が、フィールド酸化膜2021とサイドウォール20
81との間，サイドウォール2082とフィールド酸化膜2022
との間，フィールド酸化膜2022とサイドウォール2083と
の間およびサイドウォール2084とフィールド酸化膜2023
との間に自己整合的に形成される。続いて、膜厚３００
０Åの第２のシリコン酸化膜210がＰ型シリコン基板201
上の全面にＣＶＤ法により形成されたのち、８５０℃
の窒素雰囲気中で、４０分間のアニールが行われる。続
いて、マスク材211 を用いたフォトエッチング法により
第２のシリコン酸化膜210 がエッチングされることによ
り、コンタクト穴212 が図示左端のＮ型高濃度領域2094
上に形成される。
性エッチングされて、ゲート電極205 の側壁およびゲー
ト電極204 の側壁の第１のシリコン酸化膜207 のみが残
されることにより、図７（Ｂ）に示すように、４つのサ
イドウォール2081〜2084が形成される。続いて、ゲート
電極204，205とサイドウォール2081〜2084とフィールド
酸化膜2021〜2023とをマスクとして、エネルギー７０Ｋ
ｅＶおよびドーズ量５×１０15ｃｍ-2の条件で、ひ素が
イオン注入されることにより、４つのＮ型高濃度領域20
91〜2094が、フィールド酸化膜2021とサイドウォール20
81との間，サイドウォール2082とフィールド酸化膜2022
との間，フィールド酸化膜2022とサイドウォール2083と
の間およびサイドウォール2084とフィールド酸化膜2023
との間に自己整合的に形成される。続いて、膜厚３００
０Åの第２のシリコン酸化膜210がＰ型シリコン基板201
上の全面にＣＶＤ法により形成されたのち、８５０℃
の窒素雰囲気中で、４０分間のアニールが行われる。続
いて、マスク材211 を用いたフォトエッチング法により
第２のシリコン酸化膜210 がエッチングされることによ
り、コンタクト穴212 が図示左端のＮ型高濃度領域2094
上に形成される。
【０００８】その後、マスク材211 が取り除かれ、膜厚
３０００Åの多結晶シリコン層がＰ型シリコン基板201
上の全面にＣＶＤ法により形成されたのち、リン拡散に
よりこの多結晶シリコン層がＮ型導体層にされる。続い
て、この多結晶シリコン層がフォトエッチング法により
エッチングされることにより、引出し電極213 が、図８
（Ａ）に示すように、コンタクト穴212 を介してＮ型高
濃度領域2094と電気的に接続されるように形成される。
３０００Åの多結晶シリコン層がＰ型シリコン基板201
上の全面にＣＶＤ法により形成されたのち、リン拡散に
よりこの多結晶シリコン層がＮ型導体層にされる。続い
て、この多結晶シリコン層がフォトエッチング法により
エッチングされることにより、引出し電極213 が、図８
（Ａ）に示すように、コンタクト穴212 を介してＮ型高
濃度領域2094と電気的に接続されるように形成される。
【０００９】その後、膜厚８０Åの窒化シリコン膜がＣ
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１５分間の熱処理によって、膜厚１０Åの酸化シリ
コン膜が窒化シリコン膜の表面に形成されることによ
り、容量膜214 が引出し電極213 上およびその周辺上に
形成される。続いて、膜厚１５００Åの多結晶シリコン
層がＣＶＤ法により成長されたのち、リン拡散によりこ
の多結晶シリコン層がＮ型導体層にされる。続いて、こ
の多結晶シリコン層がフォトエッチング法により所定の
パターンにエッチングされることにより、容量の対極と
なる共通電極215が形成される。
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１５分間の熱処理によって、膜厚１０Åの酸化シリ
コン膜が窒化シリコン膜の表面に形成されることによ
り、容量膜214 が引出し電極213 上およびその周辺上に
形成される。続いて、膜厚１５００Åの多結晶シリコン
層がＣＶＤ法により成長されたのち、リン拡散によりこ
の多結晶シリコン層がＮ型導体層にされる。続いて、こ
の多結晶シリコン層がフォトエッチング法により所定の
パターンにエッチングされることにより、容量の対極と
なる共通電極215が形成される。
【００１０】その後、ボロンとリンを含有した膜厚５０
００Åの第３のシリコン酸化膜216が、Ｐ型シリコン基
板201 上の全面にＣＶＤ法により形成されたのち、９０
０℃の窒素雰囲気中での２０分間の熱処理により平担化
される。続いて、図８（Ｂ）に示すように、所定部分の
第３のシリコン酸化膜216 がフォトエッチング法により
除去されることにより、信号配線接続用のコンタクト穴
217 が、図示左から２番目のＮ型高濃度領域2093上に開
口されるとともに、２つの周辺部配線接続用のコンタク
ト穴2181，2182が、図示右側のＮ型高濃度領域2091上お
よび図示右から２番目のＮ型高濃度領域2092上に開口さ
れる。続いて、膜厚９０００Åのアルミニウム膜が、Ｐ
型シリコン基板201 上の全面にスパッタ法により形成さ
れたのち、所定のパターンにエッチングされることによ
り、信号配線219 および２本の周辺部配線2201，2202が
形成されて、スタック型ＤＲＡＭが完成される。
００Åの第３のシリコン酸化膜216が、Ｐ型シリコン基
板201 上の全面にＣＶＤ法により形成されたのち、９０
０℃の窒素雰囲気中での２０分間の熱処理により平担化
される。続いて、図８（Ｂ）に示すように、所定部分の
第３のシリコン酸化膜216 がフォトエッチング法により
除去されることにより、信号配線接続用のコンタクト穴
217 が、図示左から２番目のＮ型高濃度領域2093上に開
口されるとともに、２つの周辺部配線接続用のコンタク
ト穴2181，2182が、図示右側のＮ型高濃度領域2091上お
よび図示右から２番目のＮ型高濃度領域2092上に開口さ
れる。続いて、膜厚９０００Åのアルミニウム膜が、Ｐ
型シリコン基板201 上の全面にスパッタ法により形成さ
れたのち、所定のパターンにエッチングされることによ
り、信号配線219 および２本の周辺部配線2201，2202が
形成されて、スタック型ＤＲＡＭが完成される。
【００１１】１トランジスタ型ダイナミックＲＡＭとし
ては、上述したスタック型ＤＲＡＭのほか、基板をエッ
チングして形成した溝の周囲を電極として用いたトレン
チ型ダイナミックＲＡＭ（以下、「トレンチ型ＤＲＡ
Ｍ」と称する。）もある。
ては、上述したスタック型ＤＲＡＭのほか、基板をエッ
チングして形成した溝の周囲を電極として用いたトレン
チ型ダイナミックＲＡＭ（以下、「トレンチ型ＤＲＡ
Ｍ」と称する。）もある。
【００１２】図９（Ａ），（Ｂ），（Ｃ）はそれぞれ、
このようなトレンチ型ＤＲＡＭの製造方法の一従来例を
説明するための図である。
このようなトレンチ型ＤＲＡＭの製造方法の一従来例を
説明するための図である。
【００１３】フィールド酸化膜3021〜3023が、図９
（Ａ）に示すように、Ｐ型シリコン基板301 上の所定の
位置に形成される。続いて、溝303 が、Ｐ型シリコン基
板301 の図示左側のフィールド酸化膜3023の図示左側
に、フォトエッチング法により形成される。続いて、エ
ネルギー７０ＫｅＶおよびドーズ量５×１０13ｃｍ-2の
条件で、リンが溝303 の周囲に選択的にイオン注入され
ることにより、Ｎ型不純物領域304 が形成される。
（Ａ）に示すように、Ｐ型シリコン基板301 上の所定の
位置に形成される。続いて、溝303 が、Ｐ型シリコン基
板301 の図示左側のフィールド酸化膜3023の図示左側
に、フォトエッチング法により形成される。続いて、エ
ネルギー７０ＫｅＶおよびドーズ量５×１０13ｃｍ-2の
条件で、リンが溝303 の周囲に選択的にイオン注入され
ることにより、Ｎ型不純物領域304 が形成される。
【００１４】その後、膜厚８０Åの窒化シリコン膜がＣ
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１０分間の熱処理によって、膜厚１０Åの酸化シリ
コン膜が窒化シリコン膜の表面に形成されることによ
り、容量膜305 がＮ型不純物領域304 の表面に形成され
る。続いて、多結晶シリコン層がＣＶＤ法により成長さ
れたのち、リン拡散によりこの多結晶シリコン層がＮ型
導体層にされる。続いて、マスク材306 を用いたフォト
エッチング法により、この多結晶シリコン層が所定のパ
ターンにエッチングされることにより、容量の対極とな
る共通電極307 が形成される。
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１０分間の熱処理によって、膜厚１０Åの酸化シリ
コン膜が窒化シリコン膜の表面に形成されることによ
り、容量膜305 がＮ型不純物領域304 の表面に形成され
る。続いて、多結晶シリコン層がＣＶＤ法により成長さ
れたのち、リン拡散によりこの多結晶シリコン層がＮ型
導体層にされる。続いて、マスク材306 を用いたフォト
エッチング法により、この多結晶シリコン層が所定のパ
ターンにエッチングされることにより、容量の対極とな
る共通電極307 が形成される。
【００１５】その後、図９（Ｂ）に示すように、第１の
シリコン酸化膜308 が共通電極307の上部およびその側
壁に形成されたのち、膜厚２００Åのゲート酸化膜30
91，3092が、Ｐ型シリコン基板301 上のフィールド酸化
膜3021とフィールド酸化膜3022との間の所定の領域およ
びフィールド酸化膜3022とフィールド酸化膜3023との間
の所定の領域に形成される。
シリコン酸化膜308 が共通電極307の上部およびその側
壁に形成されたのち、膜厚２００Åのゲート酸化膜30
91，3092が、Ｐ型シリコン基板301 上のフィールド酸化
膜3021とフィールド酸化膜3022との間の所定の領域およ
びフィールド酸化膜3022とフィールド酸化膜3023との間
の所定の領域に形成される。
【００１６】その後、膜厚３０００Åの多結晶シリコン
膜がＰ型シリコン基板301 上の全面にＣＶＤ法により形
成されたのち、リン拡散が行われることにより、この多
結晶シリコン膜がＮ型導電層とされる。続いて、フォト
エッチング法によりこの多結晶シリコン膜がエッチング
されることにより、ワード線となるゲート電極310 が、
図示右側のゲート酸化膜3092上に形成されるとともに、
周辺回路のトランジスタのゲート電極311が、図示左側
のゲート酸化膜3091上に形成される。続いて、ゲート電
極310，311とフィールド酸化膜3021〜3023と第１のシリ
コン酸化膜308とをマスクとして、エネルギー４０Ｋｅ
Ｖおよびドーズ量２×１０13ｃｍ-2の条件で、リンがイ
オン注入されることにより、３つのＮ型低濃度領域3121
〜3123が、フィールド酸化膜3021とゲート電極311との
間，ゲート電極311とフィールド酸化膜3022との間およ
びフィールド酸化膜3022とゲート電極310 との間に自己
整合的に形成される。
膜がＰ型シリコン基板301 上の全面にＣＶＤ法により形
成されたのち、リン拡散が行われることにより、この多
結晶シリコン膜がＮ型導電層とされる。続いて、フォト
エッチング法によりこの多結晶シリコン膜がエッチング
されることにより、ワード線となるゲート電極310 が、
図示右側のゲート酸化膜3092上に形成されるとともに、
周辺回路のトランジスタのゲート電極311が、図示左側
のゲート酸化膜3091上に形成される。続いて、ゲート電
極310，311とフィールド酸化膜3021〜3023と第１のシリ
コン酸化膜308とをマスクとして、エネルギー４０Ｋｅ
Ｖおよびドーズ量２×１０13ｃｍ-2の条件で、リンがイ
オン注入されることにより、３つのＮ型低濃度領域3121
〜3123が、フィールド酸化膜3021とゲート電極311との
間，ゲート電極311とフィールド酸化膜3022との間およ
びフィールド酸化膜3022とゲート電極310 との間に自己
整合的に形成される。
【００１７】その後、膜厚１５００Åのシリコン酸化膜
がＰ型シリコン基板301 上の全面にＣＶＤ法により形成
されたのち、このシリコン酸化膜が異方性エッチングさ
れてゲート電極311 の側壁およびゲート電極310 の側壁
にのみ残されることにより、４つのサイドウォール3131
〜3134が形成される。続いて、膜厚８００Åのチタン膜
314 が、Ｐ型シリコン基板301 上の全面にスパッタ法に
より形成される。
がＰ型シリコン基板301 上の全面にＣＶＤ法により形成
されたのち、このシリコン酸化膜が異方性エッチングさ
れてゲート電極311 の側壁およびゲート電極310 の側壁
にのみ残されることにより、４つのサイドウォール3131
〜3134が形成される。続いて、膜厚８００Åのチタン膜
314 が、Ｐ型シリコン基板301 上の全面にスパッタ法に
より形成される。
【００１８】その後、７００℃の窒素雰囲気中で１０分
間のアニールが行われることにより、４つのチタンシリ
サイド膜3151〜3154が、図９（Ｃ）に示すように、チタ
ン膜314 と直接接触しているＮ型低濃度領域3121〜3123
上および図示右側のゲート電極310 上に形成されたの
ち、未反応のチタン膜314 が除去される。これにより、
Ｎ型低濃度領域3121〜3123およびワード線となるゲート
電極310 の低抵抗化が図れる。続いて、ゲート電極31
0，311とサイドウォール3131〜3134とフィールド酸化膜
3021〜3023と第１のシリコン酸化膜308 とをマスクとし
て、エネルギー７０ＫｅＶおよびドーズ量５×１０15ｃ
ｍ-2の条件で、ひ素がイオン注入されることにより、３
つのＮ型高濃度領域3161〜3163が、フィールド酸化膜30
21とサイドウォール3131との間，サイドウォール3132と
フィールド酸化膜3022との間およびフィールド酸化膜30
22とサイドウォール3133との間に自己整合的に形成され
る。
間のアニールが行われることにより、４つのチタンシリ
サイド膜3151〜3154が、図９（Ｃ）に示すように、チタ
ン膜314 と直接接触しているＮ型低濃度領域3121〜3123
上および図示右側のゲート電極310 上に形成されたの
ち、未反応のチタン膜314 が除去される。これにより、
Ｎ型低濃度領域3121〜3123およびワード線となるゲート
電極310 の低抵抗化が図れる。続いて、ゲート電極31
0，311とサイドウォール3131〜3134とフィールド酸化膜
3021〜3023と第１のシリコン酸化膜308 とをマスクとし
て、エネルギー７０ＫｅＶおよびドーズ量５×１０15ｃ
ｍ-2の条件で、ひ素がイオン注入されることにより、３
つのＮ型高濃度領域3161〜3163が、フィールド酸化膜30
21とサイドウォール3131との間，サイドウォール3132と
フィールド酸化膜3022との間およびフィールド酸化膜30
22とサイドウォール3133との間に自己整合的に形成され
る。
【００１９】その後、ボロンとリンを含有した第２のシ
リコン酸化膜317 が、ＣＶＤ法により、Ｐ型シリコン基
板301 上の全面に形成されたのち、９００℃の窒素雰囲
気中での１０分間の熱処理により平担化される。続い
て、所定部分の第２のシリコン酸化膜317 がフォトエッ
チング法により除去されることにより、信号配線接続用
のコンタクト穴が図示左側のＮ型高濃度領域3163上に開
口されるとともに、２つの周辺部配線接続用のコンタク
ト穴が図示右側のＮ型高濃度領域3161および図示右から
２番目のＮ型高濃度領域3162上に開口される。続いて、
膜厚９０００Åのアルミニウム膜が、Ｐ型シリコン基板
301 上の全面にスパッタ法により形成されたのち、所定
のパターンにエッチングされることにより、信号配線31
8 および２本の周辺部配線3191，3192が形成されて、ト
レンチ型ＤＲＡＭが完成される。
リコン酸化膜317 が、ＣＶＤ法により、Ｐ型シリコン基
板301 上の全面に形成されたのち、９００℃の窒素雰囲
気中での１０分間の熱処理により平担化される。続い
て、所定部分の第２のシリコン酸化膜317 がフォトエッ
チング法により除去されることにより、信号配線接続用
のコンタクト穴が図示左側のＮ型高濃度領域3163上に開
口されるとともに、２つの周辺部配線接続用のコンタク
ト穴が図示右側のＮ型高濃度領域3161および図示右から
２番目のＮ型高濃度領域3162上に開口される。続いて、
膜厚９０００Åのアルミニウム膜が、Ｐ型シリコン基板
301 上の全面にスパッタ法により形成されたのち、所定
のパターンにエッチングされることにより、信号配線31
8 および２本の周辺部配線3191，3192が形成されて、ト
レンチ型ＤＲＡＭが完成される。
【００２０】
【発明が解決しようとする課題】上述した従来の１トラ
ンジスタ型ダイナミックＲＡＭの二種類の構造はいずれ
も、微細なメモリセル領域内で最大限に容量部の面積を
確保するためのものであり、選択用ＭＯＳ型トランジス
タの一方の不純物拡散層の上部にまで引出し電極を伸し
て面積を確保したのがスタック型ＤＲＡＭで、シリコン
基板内に溝を形成して面積を確保したのがトレンチ型Ｄ
ＲＡＭである。
ンジスタ型ダイナミックＲＡＭの二種類の構造はいずれ
も、微細なメモリセル領域内で最大限に容量部の面積を
確保するためのものであり、選択用ＭＯＳ型トランジス
タの一方の不純物拡散層の上部にまで引出し電極を伸し
て面積を確保したのがスタック型ＤＲＡＭで、シリコン
基板内に溝を形成して面積を確保したのがトレンチ型Ｄ
ＲＡＭである。
【００２１】スタック型ＤＲＡＭおよびトレンチ型ＤＲ
ＡＭを比較すると、スタック型ＤＲＡＭは、選択用ＭＯ
Ｓ型トランジスタのソース領域およびドレイン領域とな
る不純物拡散層を形成したのちに容量部を形成するの
で、このトランジスタと容量部との間の絶縁膜形成およ
び容量部のリン拡散，容量膜形成のための熱処理が必要
である点で、これらが不要なトレンチ型ＤＲＡＭとに比
べて、選択用ＭＯＳ型トランジスタのゲート長の縮小が
難しいという問題がある。一方、トレンチ型ＤＲＡＭで
は、不純物拡散層上およびゲート電極上部をチタンシリ
サイド化して、低抵抗化が図られるが、以下に示す理由
により、熱処理時間の長いスタック型ＤＲＡＭには適用
できないという問題がある。 （１）チタンシリサイド層は熱的に不安定なため、チタ
ンシリサイドの層抵抗が、図１０（Ａ）に示すように、
熱処理時間の増加により増大する。 （２）熱処理時間が長くなると、チタンシリサイド層と
Ｎ型拡散層との界面抵抗が増大して、トランジスタの三
極管領域の特性が、図１０（Ｂ）に示すように、劣化す
る。
ＡＭを比較すると、スタック型ＤＲＡＭは、選択用ＭＯ
Ｓ型トランジスタのソース領域およびドレイン領域とな
る不純物拡散層を形成したのちに容量部を形成するの
で、このトランジスタと容量部との間の絶縁膜形成およ
び容量部のリン拡散，容量膜形成のための熱処理が必要
である点で、これらが不要なトレンチ型ＤＲＡＭとに比
べて、選択用ＭＯＳ型トランジスタのゲート長の縮小が
難しいという問題がある。一方、トレンチ型ＤＲＡＭで
は、不純物拡散層上およびゲート電極上部をチタンシリ
サイド化して、低抵抗化が図られるが、以下に示す理由
により、熱処理時間の長いスタック型ＤＲＡＭには適用
できないという問題がある。 （１）チタンシリサイド層は熱的に不安定なため、チタ
ンシリサイドの層抵抗が、図１０（Ａ）に示すように、
熱処理時間の増加により増大する。 （２）熱処理時間が長くなると、チタンシリサイド層と
Ｎ型拡散層との界面抵抗が増大して、トランジスタの三
極管領域の特性が、図１０（Ｂ）に示すように、劣化す
る。
【００２２】また、トレンチ型ＤＲＡＭでは、シリコン
基板内に溝を形成するために行うエッチングの終点を検
出することは原理的に不可能であり、溝の深さおよび形
状を制御することが難しい。さらに、容量部の電荷はす
べて、容量膜を介して溝の周囲に形成されたＮ型不純物
領域に蓄積されるため、アルファ線の入射により、シリ
コン基板内で発生した電荷は容量部に容易に到達でき、
記憶情報の消失を招く頻度がスタック型ＤＲＡＭに比べ
て大きいという問題がある。
基板内に溝を形成するために行うエッチングの終点を検
出することは原理的に不可能であり、溝の深さおよび形
状を制御することが難しい。さらに、容量部の電荷はす
べて、容量膜を介して溝の周囲に形成されたＮ型不純物
領域に蓄積されるため、アルファ線の入射により、シリ
コン基板内で発生した電荷は容量部に容易に到達でき、
記憶情報の消失を招く頻度がスタック型ＤＲＡＭに比べ
て大きいという問題がある。
【００２３】本発明の目的は、ゲート長の縮小とチタン
シリサイド化による低抵抗化とを図ることがスタック型
ＤＲＡＭに係る半導体集積回路装置およびその製造方法
を提供することにある。
シリサイド化による低抵抗化とを図ることがスタック型
ＤＲＡＭに係る半導体集積回路装置およびその製造方法
を提供することにある。
【００２４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、第１導電型半導体層に形成された第２導電型の
低不純物拡散層から成るソース・ドレイン領域の一方と
第２導電型の高濃度不純物拡散層と低濃度不純物拡散層
とから成るソース・ドレイン領域の他方およびゲート電
極を有する選択用ＭＯＳ型トランジスタと、ソース・ド
レイン領域の一方と接続される第１の蓄積電極と、第１
の蓄積電極とキャパシタ絶縁膜を介して配置された高融
点金属の硅化物層を含む共通電極としての第２の蓄積電
極とを有する。
装置は、第１導電型半導体層に形成された第２導電型の
低不純物拡散層から成るソース・ドレイン領域の一方と
第２導電型の高濃度不純物拡散層と低濃度不純物拡散層
とから成るソース・ドレイン領域の他方およびゲート電
極を有する選択用ＭＯＳ型トランジスタと、ソース・ド
レイン領域の一方と接続される第１の蓄積電極と、第１
の蓄積電極とキャパシタ絶縁膜を介して配置された高融
点金属の硅化物層を含む共通電極としての第２の蓄積電
極とを有する。
【００２５】
【００２６】
【００２７】本発明の半導体集積回路装置の製造方法
は、第１導電型半導体層上に選択用ＭＯＳ型トランジス
タのゲート電極を形成する工程と、前記ゲート電極をマ
スクとして前記選択用ＭＯＳ型トランジスタのソース・
ドレイン領域となる領域に第２導電型の低不純物拡散層
を形成する工程と、前記ソース・ドレイン領域の一方と
接続された第１の蓄積電極を形成する工程と、前記第１
の蓄積電極上にキャパシタ絶縁膜を形成する工程と、前
記キャパシタ絶縁膜上に共通電極としての第２の蓄積電
極の一部となる多結晶シリコン層を形成する工程と、前
記ゲート電極の前記ソース・ドレイン領域の他方側に側
壁を形成する工程と、前記多結晶シリコン層上に高融点
金属層を形成する工程と、熱処理により前記多結晶シリ
コン層の表面に高融点金属の硅化物層を形成し、前記多
結晶シリコン層と前記高融点金属の硅化物層の二層構造
から成る前記第２の蓄積電極を形成する工程と、前記側
壁をマスクとして前記選択用ＭＯＳ型トランジスタの前
記ソース・ドレイン領域の他方側に第２導電型の高不純
物拡散層を形成する工程とを含む。
は、第１導電型半導体層上に選択用ＭＯＳ型トランジス
タのゲート電極を形成する工程と、前記ゲート電極をマ
スクとして前記選択用ＭＯＳ型トランジスタのソース・
ドレイン領域となる領域に第２導電型の低不純物拡散層
を形成する工程と、前記ソース・ドレイン領域の一方と
接続された第１の蓄積電極を形成する工程と、前記第１
の蓄積電極上にキャパシタ絶縁膜を形成する工程と、前
記キャパシタ絶縁膜上に共通電極としての第２の蓄積電
極の一部となる多結晶シリコン層を形成する工程と、前
記ゲート電極の前記ソース・ドレイン領域の他方側に側
壁を形成する工程と、前記多結晶シリコン層上に高融点
金属層を形成する工程と、熱処理により前記多結晶シリ
コン層の表面に高融点金属の硅化物層を形成し、前記多
結晶シリコン層と前記高融点金属の硅化物層の二層構造
から成る前記第２の蓄積電極を形成する工程と、前記側
壁をマスクとして前記選択用ＭＯＳ型トランジスタの前
記ソース・ドレイン領域の他方側に第２導電型の高不純
物拡散層を形成する工程とを含む。
【００２８】
【００２９】
【作用】本発明の半導体集積回路装置では、選択用ＭＯ
Ｓ型トランジスタの第１の蓄積電極と電気的に接続され
た不純物拡散層にはＮ型高濃度領域が形成されないた
め、選択用ＭＯＳ型トランジスタのソース領域およびド
レイン領域の一方が浅接合化され、ゲート長を短くする
ことができる。また、第２の蓄積電極を多結晶シリコン
と高融点金属の珪化物との二重構造とすることにより、
第２の蓄積電極を低抵抗化でき、より安定した電位を供
給でき、情報の読出し／書込み時の第２の蓄積電極の電
位変動に対する余裕度を向上できる。さらに、選択用Ｍ
ＯＳ型トランジスタのソース領域およびドレイン領域の
一方の表面をシリサイド化することにより、選択用ＭＯ
Ｓ型トランジスタの高速化が図れる。
Ｓ型トランジスタの第１の蓄積電極と電気的に接続され
た不純物拡散層にはＮ型高濃度領域が形成されないた
め、選択用ＭＯＳ型トランジスタのソース領域およびド
レイン領域の一方が浅接合化され、ゲート長を短くする
ことができる。また、第２の蓄積電極を多結晶シリコン
と高融点金属の珪化物との二重構造とすることにより、
第２の蓄積電極を低抵抗化でき、より安定した電位を供
給でき、情報の読出し／書込み時の第２の蓄積電極の電
位変動に対する余裕度を向上できる。さらに、選択用Ｍ
ＯＳ型トランジスタのソース領域およびドレイン領域の
一方の表面をシリサイド化することにより、選択用ＭＯ
Ｓ型トランジスタの高速化が図れる。
【００３０】本発明の半導体集積回路装置の製造方法で
は、第２の蓄積電極を多結晶シリコンと高融点金属の珪
化物との二重構造とすることができるため、第２の蓄積
電極を低抵抗化でき、より安定した電位を供給でき、情
報の読出し／書込み時の第２の蓄積電極の電位変動に対
する余裕度を向上できる。また、選択用ＭＯＳ型トラン
ジスタのソース領域およびドレイン領域の一方の表面を
シリサイド化することにより、選択用ＭＯＳ型トランジ
スタの高速化が図れる。さらに、選択用ＭＯＳ型トラン
ジスタのソース領域およびドレイン領域を容量部の形成
後に行うことにより、選択用ＭＯＳ型トランジスタのソ
ース領域およびドレイン領域形成後の熱処理が低減で
き、ゲート長を短くできる。さらに、高融点金属の珪化
物形成後の熱処理も低減できるため、安定した高融点金
属の珪化物を形成できる。
は、第２の蓄積電極を多結晶シリコンと高融点金属の珪
化物との二重構造とすることができるため、第２の蓄積
電極を低抵抗化でき、より安定した電位を供給でき、情
報の読出し／書込み時の第２の蓄積電極の電位変動に対
する余裕度を向上できる。また、選択用ＭＯＳ型トラン
ジスタのソース領域およびドレイン領域の一方の表面を
シリサイド化することにより、選択用ＭＯＳ型トランジ
スタの高速化が図れる。さらに、選択用ＭＯＳ型トラン
ジスタのソース領域およびドレイン領域を容量部の形成
後に行うことにより、選択用ＭＯＳ型トランジスタのソ
ース領域およびドレイン領域形成後の熱処理が低減で
き、ゲート長を短くできる。さらに、高融点金属の珪化
物形成後の熱処理も低減できるため、安定した高融点金
属の珪化物を形成できる。
【００３１】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００３２】図１は、本発明の半導体集積回路装置の第
１の実施例であるスタック型ＤＲＡＭの縦構造を示す図
である。
１の実施例であるスタック型ＤＲＡＭの縦構造を示す図
である。
【００３３】本実施例のスタック型ＤＲＡＭは、以下に
示す点で、上述した従来のスタック型ＤＲＡＭと本質的
に異なる。 （１）選択用ＭＯＳ型トランジスタのＮ型高濃度領域２
７3 の表面に、チタンシリサイド膜２６3 が形成されて
いる。 （２）容量部の多結晶シリコンからなる共通電極２３上
に、チタンシリサイド膜２６ 4 が形成されている。すな
わち、容量部の第２の蓄積電極が、多結晶シリコン層と
高融点金属の硅化物層の二層構造からなっている。
示す点で、上述した従来のスタック型ＤＲＡＭと本質的
に異なる。 （１）選択用ＭＯＳ型トランジスタのＮ型高濃度領域２
７3 の表面に、チタンシリサイド膜２６3 が形成されて
いる。 （２）容量部の多結晶シリコンからなる共通電極２３上
に、チタンシリサイド膜２６ 4 が形成されている。すな
わち、容量部の第２の蓄積電極が、多結晶シリコン層と
高融点金属の硅化物層の二層構造からなっている。
【００３４】なお、本実施例のスタック型ＤＲＡＭは、
以下に示す点でも、上述した従来のスタック型ＤＲＡＭ
と異なる。 （１）周辺回路のトランジスタの２つのＮ型高濃度領域
２７1，２７2の表面にも、チタンシリサイド膜２６1，
２６2がそれぞれ形成されている。 （２）選択用ＭＯＳ型トランジスタのゲート電極１５上
に第１のシリコン酸化膜１４ 2 が形成され、周辺回路の
トランジスタのゲート電極１６上に第１のシリコン酸化
膜１４1が形成されている。
以下に示す点でも、上述した従来のスタック型ＤＲＡＭ
と異なる。 （１）周辺回路のトランジスタの２つのＮ型高濃度領域
２７1，２７2の表面にも、チタンシリサイド膜２６1，
２６2がそれぞれ形成されている。 （２）選択用ＭＯＳ型トランジスタのゲート電極１５上
に第１のシリコン酸化膜１４ 2 が形成され、周辺回路の
トランジスタのゲート電極１６上に第１のシリコン酸化
膜１４1が形成されている。
【００３５】次に、本実施例のスタック型ＤＲＡＭの構
成について、詳細に説明する。
成について、詳細に説明する。
【００３６】本実施例のスタック型ＤＲＡＭは、選択用
ＭＯＳ型トランジスタと、容量部と、周辺回路のトラン
ジスタと、配線部とからなる。
ＭＯＳ型トランジスタと、容量部と、周辺回路のトラン
ジスタと、配線部とからなる。
【００３７】ここで、選択用ＭＯＳ型トランジスタは、
Ｐ型シリコン基板１１上の図示右側に形成されたゲート
電極１５と、Ｐ型シリコン基板１１内のゲート電極１５
の図示右側に形成されたＮ型低濃度領域１７4 （Ｎ型の
低濃度不純物拡散層）と、Ｐ型シリコン基板１１内のゲ
ート電極１５の図示左側に形成されたＮ型高濃度領域２
７3 （Ｎ型の高濃度不純物拡散層）とを含む。なお、Ｎ
型高濃度領域２７3 は、Ｐ型シリコン基板１１内のゲー
ト電極１５の図示左側に形成されたＮ型低濃度領域１７
3 内に形成されているとともに、Ｎ型高濃度領域２７3
の表面には、チタンシリサイド膜２６3 （高融点金属の
硅化物）が形成されている。
Ｐ型シリコン基板１１上の図示右側に形成されたゲート
電極１５と、Ｐ型シリコン基板１１内のゲート電極１５
の図示右側に形成されたＮ型低濃度領域１７4 （Ｎ型の
低濃度不純物拡散層）と、Ｐ型シリコン基板１１内のゲ
ート電極１５の図示左側に形成されたＮ型高濃度領域２
７3 （Ｎ型の高濃度不純物拡散層）とを含む。なお、Ｎ
型高濃度領域２７3 は、Ｐ型シリコン基板１１内のゲー
ト電極１５の図示左側に形成されたＮ型低濃度領域１７
3 内に形成されているとともに、Ｎ型高濃度領域２７3
の表面には、チタンシリサイド膜２６3 （高融点金属の
硅化物）が形成されている。
【００３８】容量部は、ゲート電極１５上およびＮ型低
濃度領域１７4 上に形成された第２のシリコン酸化膜１
８（第１の絶縁膜）を介して、Ｎ型低濃度領域１７4 上
に形成されている。すなわち、容量部は、第２のシリコ
ン酸化膜１８を開口して形成された第１のコンタクト穴
を介してＮ型低濃度領域１７4 と電気的に接続された引
出し電極２１（第１の蓄積電極）と、引出し電極２１上
に容量膜２２（キャパシタ絶縁膜）を介して形成され
た、多結晶シリコンからなる共通電極２３と、共通電極
２３上に形成されたチタンシリサイド膜２６4 とを含
む。なお、共通電極２３およびチタンシリサイド膜２６
4 は、多結晶シリコン層と高融点金属の硅化物層の二層
構造からなる第２の蓄積電極として機能する。
濃度領域１７4 上に形成された第２のシリコン酸化膜１
８（第１の絶縁膜）を介して、Ｎ型低濃度領域１７4 上
に形成されている。すなわち、容量部は、第２のシリコ
ン酸化膜１８を開口して形成された第１のコンタクト穴
を介してＮ型低濃度領域１７4 と電気的に接続された引
出し電極２１（第１の蓄積電極）と、引出し電極２１上
に容量膜２２（キャパシタ絶縁膜）を介して形成され
た、多結晶シリコンからなる共通電極２３と、共通電極
２３上に形成されたチタンシリサイド膜２６4 とを含
む。なお、共通電極２３およびチタンシリサイド膜２６
4 は、多結晶シリコン層と高融点金属の硅化物層の二層
構造からなる第２の蓄積電極として機能する。
【００３９】周辺回路のトランジスタは、Ｐ型シリコン
基板１１上の図示左側に形成されたゲート電極１６と、
Ｐ型シリコン基板１１内のゲート電極１６の図示右側に
形成されたＮ型低濃度領域１７2 と、Ｎ型低濃度領域１
７2 内に形成されたＮ型高濃度領域２７2 と、Ｐ型シリ
コン基板１１内のゲート電極１６の図示左側に形成され
たＮ型低濃度領域１７1 と、Ｎ型低濃度領域１７1 内に
形成されたＮ型高濃度領域２７1 とを含む。なお、Ｎ型
高濃度領域２７1，２７2の表面には、チタンシリサイド
膜２６1，２６2が形成されている。
基板１１上の図示左側に形成されたゲート電極１６と、
Ｐ型シリコン基板１１内のゲート電極１６の図示右側に
形成されたＮ型低濃度領域１７2 と、Ｎ型低濃度領域１
７2 内に形成されたＮ型高濃度領域２７2 と、Ｐ型シリ
コン基板１１内のゲート電極１６の図示左側に形成され
たＮ型低濃度領域１７1 と、Ｎ型低濃度領域１７1 内に
形成されたＮ型高濃度領域２７1 とを含む。なお、Ｎ型
高濃度領域２７1，２７2の表面には、チタンシリサイド
膜２６1，２６2が形成されている。
【００４０】配線部は、選択用ＭＯＳ型トランジスタの
チタンシリサイド膜２６4 およびＮ型高濃度領域２７3
上に形成された第３のシリコン酸化膜２８（第２の絶縁
膜）を開口して形成された第２のコンタクト穴を介して
Ｎ型高濃度領域２７3 と電気的に接続された信号配線２
９と、図示左側のフィールド酸化膜１２1 ，Ｎ型高濃度
領域２７1 ，ゲート電極１６，Ｎ型高濃度領域２７2 お
よびフィールド酸化膜１２2 上に形成された第３のシリ
コン酸化膜２８を開口して形成された第２のコンタクト
穴を介して２つのＮ型高濃度領域２７1，２７2と電気的
にそれぞれ接続された２本の周辺部配線３０1，３０2を
含む。
チタンシリサイド膜２６4 およびＮ型高濃度領域２７3
上に形成された第３のシリコン酸化膜２８（第２の絶縁
膜）を開口して形成された第２のコンタクト穴を介して
Ｎ型高濃度領域２７3 と電気的に接続された信号配線２
９と、図示左側のフィールド酸化膜１２1 ，Ｎ型高濃度
領域２７1 ，ゲート電極１６，Ｎ型高濃度領域２７2 お
よびフィールド酸化膜１２2 上に形成された第３のシリ
コン酸化膜２８を開口して形成された第２のコンタクト
穴を介して２つのＮ型高濃度領域２７1，２７2と電気的
にそれぞれ接続された２本の周辺部配線３０1，３０2を
含む。
【００４１】周辺回路のトランジスタのゲート電極１６
および選択用ＭＯＳ型トランジスタのゲート電極１５上
には、第１のシリコン酸化膜１４1，１４2が形成されて
いる。周辺回路のトランジスタのゲート電極１６および
第１のシリコン酸化膜１４1の両方の側壁には、サイド
ウォール２４1，２４2が形成されており、また、選択用
ＭＯＳ型トランジスタのゲート電極１５および第１のシ
リコン酸化膜１４2 のＮ型高濃度領域２７3 側（図示左
側）には、サイドウォール２４3 が形成されている。
および選択用ＭＯＳ型トランジスタのゲート電極１５上
には、第１のシリコン酸化膜１４1，１４2が形成されて
いる。周辺回路のトランジスタのゲート電極１６および
第１のシリコン酸化膜１４1の両方の側壁には、サイド
ウォール２４1，２４2が形成されており、また、選択用
ＭＯＳ型トランジスタのゲート電極１５および第１のシ
リコン酸化膜１４2 のＮ型高濃度領域２７3 側（図示左
側）には、サイドウォール２４3 が形成されている。
【００４２】なお、３つのＮ型高濃度領域２７1〜２７3
の不純物濃度は１０20ｃｍ-3以上であり、４つのＮ型低
濃度領域１７1〜１７ 4 の不純物濃度は１０19ｃｍ-3以下
である。また、共通電極２３を構成する多結晶シリコン
層の不純物濃度は、１０18ｃｍ-3以上である。
の不純物濃度は１０20ｃｍ-3以上であり、４つのＮ型低
濃度領域１７1〜１７ 4 の不純物濃度は１０19ｃｍ-3以下
である。また、共通電極２３を構成する多結晶シリコン
層の不純物濃度は、１０18ｃｍ-3以上である。
【００４３】次に、図１に示したスタック型ＤＲＡＭの
製造方法について、図２乃至図５をそれぞれ参照して説
明する。
製造方法について、図２乃至図５をそれぞれ参照して説
明する。
【００４４】フィールド酸化膜１２1〜１２3が、図２
（Ａ）に示すように、Ｐ型シリコン基板１１上の所定の
位置に形成されたのち、膜厚２００Åのゲート酸化膜１
３1，１３2が、フィールド酸化膜１２1 とフィールド酸
化膜１２2 との間およびフィールド酸化膜１２2 とフィ
ールド酸化膜１２3 との間に形成される。
（Ａ）に示すように、Ｐ型シリコン基板１１上の所定の
位置に形成されたのち、膜厚２００Åのゲート酸化膜１
３1，１３2が、フィールド酸化膜１２1 とフィールド酸
化膜１２2 との間およびフィールド酸化膜１２2 とフィ
ールド酸化膜１２3 との間に形成される。
【００４５】その後、膜厚３０００Åの多結晶シリコン
膜が、Ｐ型シリコン基板１１上にＣＶＤ法により形成さ
れたのち、リン拡散によりＮ型導電膜とされる。続い
て、膜厚１５００Åのシリコン酸化膜が、多結晶シリコ
ン膜の上面に形成される。続いて、シリコン酸化膜およ
び多結晶シリコン膜がフォトエッチング法によりエッチ
ングされることにより、同図（Ｂ）に示すように、ワー
ド線となる選択用ＭＯＳ型トランジスタのゲート電極１
５および周辺回路のトランジスタのゲート電極１６が形
成される。このとき、ゲート電極１６およびゲート電極
１５の上面には、第１のシリコン酸化膜１４1 および第
１のシリコン酸化膜１４2 が残される。その後、ゲート
電極１５，１６とフィールド酸化膜１２1〜１２3とをマ
スクとして、エネルギー４０ＫｅＶおよびドーズ量２×
１０13ｃｍ-2の条件で、リンがＰ型シリコン基板１１内
にイオン注入されることにより、Ｎ型低濃度領域１７1
〜１７4が、フィールド酸化膜１２1 とゲート電極１６
との間，ゲート電極１６とフィールド酸化膜１２2 との
間，フィールド酸化膜１２2 とゲート電極１５との間お
よびゲート電極１５とフィールド酸化膜１２3 との間に
形成される。なお、ゲート電極１５とフィールド酸化膜
１２3 との間に形成されるＮ型低濃度領域１７ 4 は、選
択用ＭＯＳ型トランジスタのソース領域またはドレイン
領域となるＮ型低濃度不純物拡散層を構成する。
膜が、Ｐ型シリコン基板１１上にＣＶＤ法により形成さ
れたのち、リン拡散によりＮ型導電膜とされる。続い
て、膜厚１５００Åのシリコン酸化膜が、多結晶シリコ
ン膜の上面に形成される。続いて、シリコン酸化膜およ
び多結晶シリコン膜がフォトエッチング法によりエッチ
ングされることにより、同図（Ｂ）に示すように、ワー
ド線となる選択用ＭＯＳ型トランジスタのゲート電極１
５および周辺回路のトランジスタのゲート電極１６が形
成される。このとき、ゲート電極１６およびゲート電極
１５の上面には、第１のシリコン酸化膜１４1 および第
１のシリコン酸化膜１４2 が残される。その後、ゲート
電極１５，１６とフィールド酸化膜１２1〜１２3とをマ
スクとして、エネルギー４０ＫｅＶおよびドーズ量２×
１０13ｃｍ-2の条件で、リンがＰ型シリコン基板１１内
にイオン注入されることにより、Ｎ型低濃度領域１７1
〜１７4が、フィールド酸化膜１２1 とゲート電極１６
との間，ゲート電極１６とフィールド酸化膜１２2 との
間，フィールド酸化膜１２2 とゲート電極１５との間お
よびゲート電極１５とフィールド酸化膜１２3 との間に
形成される。なお、ゲート電極１５とフィールド酸化膜
１２3 との間に形成されるＮ型低濃度領域１７ 4 は、選
択用ＭＯＳ型トランジスタのソース領域またはドレイン
領域となるＮ型低濃度不純物拡散層を構成する。
【００４６】その後、膜厚１５００Åの第２のシリコン
酸化膜１８（第１の絶縁膜）が、同図（Ｃ）に示すよう
に、Ｐ型シリコン基板１１上にＣＶＤ法により形成され
る。続いて、第１のマスク材１９1 がＰ型シリコン基板
１１上に塗布されたのち、選択用ＭＯＳ型トランジスタ
の図示右側の低濃度Ｎ型領域１７4 上の第２のシリコン
酸化膜１８がフォトエッチング法によりエッチングされ
ることにより、図３（Ａ）に示すように、コンタクト穴
２０（第１のコンタクト穴）が形成される。続いて、膜
厚３０００Åの多結晶シリコン層が、Ｐ型シリコン基板
１１上にＣＶＤ法により形成されたのち、リン拡散によ
りＮ型導電膜とされる。続いて、この多結晶シリコン層
が、第２のマスク材１９2 を用いたフォトエッチング法
により所定のパターンにエッチングされることにより、
同図（Ｂ）に示すように、引出し電極２１（第１の蓄積
電極）が、コンタクト穴２０を介して選択用ＭＯＳ型ト
ランジスタの図示右側の低濃度Ｎ型領域１７4 と電気的
に接触するように形成される。
酸化膜１８（第１の絶縁膜）が、同図（Ｃ）に示すよう
に、Ｐ型シリコン基板１１上にＣＶＤ法により形成され
る。続いて、第１のマスク材１９1 がＰ型シリコン基板
１１上に塗布されたのち、選択用ＭＯＳ型トランジスタ
の図示右側の低濃度Ｎ型領域１７4 上の第２のシリコン
酸化膜１８がフォトエッチング法によりエッチングされ
ることにより、図３（Ａ）に示すように、コンタクト穴
２０（第１のコンタクト穴）が形成される。続いて、膜
厚３０００Åの多結晶シリコン層が、Ｐ型シリコン基板
１１上にＣＶＤ法により形成されたのち、リン拡散によ
りＮ型導電膜とされる。続いて、この多結晶シリコン層
が、第２のマスク材１９2 を用いたフォトエッチング法
により所定のパターンにエッチングされることにより、
同図（Ｂ）に示すように、引出し電極２１（第１の蓄積
電極）が、コンタクト穴２０を介して選択用ＭＯＳ型ト
ランジスタの図示右側の低濃度Ｎ型領域１７4 と電気的
に接触するように形成される。
【００４７】その後、膜厚８０Åの窒化シリコン膜がＣ
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１５分間の熱処理により膜厚１０Åの酸化シリコン
膜が窒化シリコン膜の表面に形成されることにより、同
図（Ｃ）に示すように、容量膜２２（キャパシタ絶縁
膜）が引出し電極２１上およびその周辺に形成される。
続いて、膜厚１５００Åの多結晶シリコン膜が、ＣＶＤ
法により形成され、リン拡散により２×１０19ｃｍ-3程
度のＮ型導体膜とされたのち、第３のマスク材１９3 を
用いたフォトエッチング法により所定のパターンにエッ
チングされることにより、同図（Ｃ）に示すように、共
通電極２３（第２の蓄積電極）が容量膜２２上に形成さ
れる。なお、共通電極２３のリンの濃度は、１０18ｃｍ
-3以上とされ、以下に説明するチタンとのシリサイド化
反応を抑制し、共通電極２３のすべてがシリサイド化せ
ず、安定した二層構造を実現するように、設定される。
ＶＤ法により形成されたのち、９００℃の酸素雰囲気中
での１５分間の熱処理により膜厚１０Åの酸化シリコン
膜が窒化シリコン膜の表面に形成されることにより、同
図（Ｃ）に示すように、容量膜２２（キャパシタ絶縁
膜）が引出し電極２１上およびその周辺に形成される。
続いて、膜厚１５００Åの多結晶シリコン膜が、ＣＶＤ
法により形成され、リン拡散により２×１０19ｃｍ-3程
度のＮ型導体膜とされたのち、第３のマスク材１９3 を
用いたフォトエッチング法により所定のパターンにエッ
チングされることにより、同図（Ｃ）に示すように、共
通電極２３（第２の蓄積電極）が容量膜２２上に形成さ
れる。なお、共通電極２３のリンの濃度は、１０18ｃｍ
-3以上とされ、以下に説明するチタンとのシリサイド化
反応を抑制し、共通電極２３のすべてがシリサイド化せ
ず、安定した二層構造を実現するように、設定される。
【００４８】その後、共通電極２３などをマスクとして
第２のシリコン酸化膜１８が異方性エッチングされるこ
とにより、図４（Ａ）に示すように、周辺回路のトラン
ジスタのゲート電極１６の両側に形成されたＮ型低濃度
領域１７1，１７2および選択用ＭＯＳ型トランジスタの
ゲート電極１５の図示左側に形成されたＮ型低濃度領域
１７3 の表面が露出されるとともに、サイドウォール２
４1，２４2が周辺回路のトランジスタのゲート電極１６
およびゲート電極１６上の第１のシリコン酸化膜１４1
の両方の側壁に形成され、サイドウォール２４3 が選択
用ＭＯＳ型トランジスタのゲート電極１５およびゲート
電極１５上の第１のシリコン酸化膜１４ 2 の図示左側の
側壁に形成される。
第２のシリコン酸化膜１８が異方性エッチングされるこ
とにより、図４（Ａ）に示すように、周辺回路のトラン
ジスタのゲート電極１６の両側に形成されたＮ型低濃度
領域１７1，１７2および選択用ＭＯＳ型トランジスタの
ゲート電極１５の図示左側に形成されたＮ型低濃度領域
１７3 の表面が露出されるとともに、サイドウォール２
４1，２４2が周辺回路のトランジスタのゲート電極１６
およびゲート電極１６上の第１のシリコン酸化膜１４1
の両方の側壁に形成され、サイドウォール２４3 が選択
用ＭＯＳ型トランジスタのゲート電極１５およびゲート
電極１５上の第１のシリコン酸化膜１４ 2 の図示左側の
側壁に形成される。
【００４９】その後、膜厚８００Åのチタン膜２５が、
図４（Ｂ）に示すように、Ｐ型シリコン基板１１上にス
パッタ法により形成される。続いて、７００℃の窒素雰
囲気中での１０分間のアニールにより、チタン膜２５と
直接接触している３つのＮ型低濃度領域１７1〜１７3
および共通電極２３上部のシリコンとチタン膜２５とを
反応させたのち、未反応のチタン膜２５を除去すること
により、チタンシリサイド膜２６1〜２６4が、同図
（Ｃ）に示すように、Ｎ型低濃度領域１７1〜１７3上お
よび共通電極２３上に形成される。続いて、周辺回路の
トランジスタのゲート電極１６と３つサイドウォール２
４1〜２４3と図示左側のフィールド酸化膜１２1 と図示
中央のフィールド酸化膜１２2 と共通電極２３とをマス
クとして、エネルギー７０ＫｅＶおよびドーズ量５×１
０15ｃｍ-2の条件で、ひ素がイオン注入されることによ
り、Ｎ型高濃度領域２７1〜２７3が、図５（Ａ）に示す
ように、周辺回路のトランジスタのゲート電極１６の両
側に形成されたＮ型低濃度領域１７1，１７2内および選
択用ＭＯＳ型トランジスタのゲート電極１５の図示左側
に形成されたＮ型低濃度領域１７3 内に形成される。な
お、選択用ＭＯＳ型トランジスタのゲート電極１５の図
示右側に形成されたＮ型低濃度領域１７4 内には、Ｎ型
高濃度領域は形成されない。このように、周辺回路のト
ランジスタのソース領域およびドレイン領域となるＮ型
高濃度領域２７1，２７2と選択用ＭＯＳ型トランジスタ
のソース領域またはドレイン領域となるＮ型高濃度領域
２７3 とが容量部の形成後に形成されることにより、ト
レンチ型ＤＲＡＭと同様の利点を有するスタック型ＤＲ
ＡＭを得ることができる。
図４（Ｂ）に示すように、Ｐ型シリコン基板１１上にス
パッタ法により形成される。続いて、７００℃の窒素雰
囲気中での１０分間のアニールにより、チタン膜２５と
直接接触している３つのＮ型低濃度領域１７1〜１７3
および共通電極２３上部のシリコンとチタン膜２５とを
反応させたのち、未反応のチタン膜２５を除去すること
により、チタンシリサイド膜２６1〜２６4が、同図
（Ｃ）に示すように、Ｎ型低濃度領域１７1〜１７3上お
よび共通電極２３上に形成される。続いて、周辺回路の
トランジスタのゲート電極１６と３つサイドウォール２
４1〜２４3と図示左側のフィールド酸化膜１２1 と図示
中央のフィールド酸化膜１２2 と共通電極２３とをマス
クとして、エネルギー７０ＫｅＶおよびドーズ量５×１
０15ｃｍ-2の条件で、ひ素がイオン注入されることによ
り、Ｎ型高濃度領域２７1〜２７3が、図５（Ａ）に示す
ように、周辺回路のトランジスタのゲート電極１６の両
側に形成されたＮ型低濃度領域１７1，１７2内および選
択用ＭＯＳ型トランジスタのゲート電極１５の図示左側
に形成されたＮ型低濃度領域１７3 内に形成される。な
お、選択用ＭＯＳ型トランジスタのゲート電極１５の図
示右側に形成されたＮ型低濃度領域１７4 内には、Ｎ型
高濃度領域は形成されない。このように、周辺回路のト
ランジスタのソース領域およびドレイン領域となるＮ型
高濃度領域２７1，２７2と選択用ＭＯＳ型トランジスタ
のソース領域またはドレイン領域となるＮ型高濃度領域
２７3 とが容量部の形成後に形成されることにより、ト
レンチ型ＤＲＡＭと同様の利点を有するスタック型ＤＲ
ＡＭを得ることができる。
【００５０】その後、図５（Ｂ）に示すように、リンと
ボロンを含有する第３のシリコン酸化膜２８が、Ｐ型シ
リコン基板１１上に形成されたのち、９００℃の窒素雰
囲気中での１０分間の熱処理により平担化される。続い
て、信号配線接続用のコンタクト穴および周辺配線接続
用のコンタクト穴が所定の位置に開口されたのち、膜厚
９０００Åのアルミニウム膜がＰ型シリコン基板１１上
にスパッタ法により形成されるとともに所定のパターン
にエッチングされることにより、信号配線２９および周
辺部配線３０1，３０2が形成される。これにより、スタ
ック型ＤＲＡＭが完成される。
ボロンを含有する第３のシリコン酸化膜２８が、Ｐ型シ
リコン基板１１上に形成されたのち、９００℃の窒素雰
囲気中での１０分間の熱処理により平担化される。続い
て、信号配線接続用のコンタクト穴および周辺配線接続
用のコンタクト穴が所定の位置に開口されたのち、膜厚
９０００Åのアルミニウム膜がＰ型シリコン基板１１上
にスパッタ法により形成されるとともに所定のパターン
にエッチングされることにより、信号配線２９および周
辺部配線３０1，３０2が形成される。これにより、スタ
ック型ＤＲＡＭが完成される。
【００５１】なお、以上説明したスタック型ＤＲＡＭの
製造方法では、チタンシリサイド膜２６1〜２６4を形成
したのちにＮ型高濃度領域２７1〜２７3を形成したが、
Ｎ型高濃度領域２７1〜２７3を形成したのちにチタンシ
リサイド膜２６1〜２６4を形成してもよい。ただし、こ
の場合には、図４（Ｂ）から図５（Ａ）までに示した各
工程は、以下に示すように変更される。
製造方法では、チタンシリサイド膜２６1〜２６4を形成
したのちにＮ型高濃度領域２７1〜２７3を形成したが、
Ｎ型高濃度領域２７1〜２７3を形成したのちにチタンシ
リサイド膜２６1〜２６4を形成してもよい。ただし、こ
の場合には、図４（Ｂ）から図５（Ａ）までに示した各
工程は、以下に示すように変更される。
【００５２】図４（Ａ）に示したようにしてＮ型低濃度
領域１７1〜１７3の表面が露出されるとともに、サイド
ウォール２４1〜２４3が形成されたのち、周辺回路のト
ランジスタのゲート電極１６と３つサイドウォール２４
1〜２４3と図示左側のフィールド酸化膜１２1 と図示中
央のフィールド酸化膜１２2 と共通電極２３とをマスク
として、エネルギー７０ＫｅＶおよびドーズ量５×１０
15ｃｍ-2の条件で、ひ素がイオン注入されることによ
り、Ｎ型高濃度領域２７1〜２７3が、周辺回路のトラン
ジスタのゲート電極１６の両側に形成されたＮ型低濃度
領域１７1，１７2内および選択用ＭＯＳ型トランジスタ
のゲート電極１５の図示左側に形成されたＮ型低濃度領
域１７3 内に形成される。
領域１７1〜１７3の表面が露出されるとともに、サイド
ウォール２４1〜２４3が形成されたのち、周辺回路のト
ランジスタのゲート電極１６と３つサイドウォール２４
1〜２４3と図示左側のフィールド酸化膜１２1 と図示中
央のフィールド酸化膜１２2 と共通電極２３とをマスク
として、エネルギー７０ＫｅＶおよびドーズ量５×１０
15ｃｍ-2の条件で、ひ素がイオン注入されることによ
り、Ｎ型高濃度領域２７1〜２７3が、周辺回路のトラン
ジスタのゲート電極１６の両側に形成されたＮ型低濃度
領域１７1，１７2内および選択用ＭＯＳ型トランジスタ
のゲート電極１５の図示左側に形成されたＮ型低濃度領
域１７3 内に形成される。
【００５３】その後、膜厚８００Åのチタン膜２５が、
Ｐ型シリコン基板１１上にスパッタ法により形成され
る。続いて、７００℃の窒素雰囲気中での１０分間のア
ニールにより、チタン膜２５と直接接触している３つの
Ｎ型高濃度領域２７1〜２７3および共通電極２３上部の
シリコンとチタン膜２５とを反応させたのち、未反応の
チタン膜２５を除去することにより、チタンシリサイド
膜２６1〜２６4が、Ｎ型高濃度領域２７1〜２７3上およ
び共通電極２３上に形成される。
Ｐ型シリコン基板１１上にスパッタ法により形成され
る。続いて、７００℃の窒素雰囲気中での１０分間のア
ニールにより、チタン膜２５と直接接触している３つの
Ｎ型高濃度領域２７1〜２７3および共通電極２３上部の
シリコンとチタン膜２５とを反応させたのち、未反応の
チタン膜２５を除去することにより、チタンシリサイド
膜２６1〜２６4が、Ｎ型高濃度領域２７1〜２７3上およ
び共通電極２３上に形成される。
【００５４】次に、本発明の半導体集積回路装置の第２
の実施例であるスタック型ＤＲＡＭの製造方法につい
て、図６（Ａ），（Ｂ）をそれぞれ参照して説明する。
の実施例であるスタック型ＤＲＡＭの製造方法につい
て、図６（Ａ），（Ｂ）をそれぞれ参照して説明する。
【００５５】本実施例のスタック型ＤＲＡＭは、同図
（Ｂ）に示すように、周辺回路のトランジスタのゲート
電極１６の上面にもチタンシリサイド膜２６5 が形成さ
れている点で、図１に示した第１の実施例のスタック型
ＤＲＡＭと異なる。これにより、本実施例のスタック型
ＤＲＡＭは、周辺回路のトランジスタのゲート電極１６
の低抵抗化を図ることができるため、周辺回路のトラン
ジスタのより高速動作を可能にすることができる。
（Ｂ）に示すように、周辺回路のトランジスタのゲート
電極１６の上面にもチタンシリサイド膜２６5 が形成さ
れている点で、図１に示した第１の実施例のスタック型
ＤＲＡＭと異なる。これにより、本実施例のスタック型
ＤＲＡＭは、周辺回路のトランジスタのゲート電極１６
の低抵抗化を図ることができるため、周辺回路のトラン
ジスタのより高速動作を可能にすることができる。
【００５６】なお、本実施例のスタック型ＤＲＡＭの製
造方法は、周辺回路のトランジスタのゲート電極１６の
上面にもチタンシリサイド膜２６5 を形成するため、図
２（Ｂ）に示した第１のシリコン酸化膜１４1，１４2の
形成が不要である点、および、図４（Ｂ）に示したチタ
ン膜２５の形成の前に、周辺回路のトランジスタのゲー
ト電極１６も露出するように第２のシリコン酸化膜１８
が異方性エッチングされる点（図６（Ａ）参照）で、上
述した第１の実施例のスタック型ＤＲＡＭの製造方法と
異なる。
造方法は、周辺回路のトランジスタのゲート電極１６の
上面にもチタンシリサイド膜２６5 を形成するため、図
２（Ｂ）に示した第１のシリコン酸化膜１４1，１４2の
形成が不要である点、および、図４（Ｂ）に示したチタ
ン膜２５の形成の前に、周辺回路のトランジスタのゲー
ト電極１６も露出するように第２のシリコン酸化膜１８
が異方性エッチングされる点（図６（Ａ）参照）で、上
述した第１の実施例のスタック型ＤＲＡＭの製造方法と
異なる。
【００５７】以上説明した本発明の半導体集積回路装置
の実施例では、周辺回路のトランジスタとして、Ｎチャ
ンネルトランジスタのみ形成したが、Ｐ型シリコン基板
上にＮ型ウェルを形成し、その内部にチタンシリサイド
膜を形成することにより、Ｐチャンネルトランジスタを
形成することもできる。
の実施例では、周辺回路のトランジスタとして、Ｎチャ
ンネルトランジスタのみ形成したが、Ｐ型シリコン基板
上にＮ型ウェルを形成し、その内部にチタンシリサイド
膜を形成することにより、Ｐチャンネルトランジスタを
形成することもできる。
【００５８】
【発明の効果】本発明は、上述のとおり構成されている
ので、次の効果を奏する。
ので、次の効果を奏する。
【００５９】本発明の半導体集積回路装置およびその製
造方法は、以下の効果を奏する。 （１）選択用ＭＯＳ型トランジスタの第１の蓄積電極と
電気的に接続された不純物拡散層にはＮ型高濃度領域が
形成されないため、選択用ＭＯＳ型トランジスタのソー
ス領域およびドレイン領域の一方が浅接合化され、ゲー
ト長を短くでき、メモリセルの微細化が図れる。 （２）第２の蓄積電極を多結晶シリコンと高融点金属の
硅化物との二重構造とすることにより、第２の蓄積電極
を低抵抗化でき、より安定した電位を供給でき、情報の
読み出し／書込み時の第２の蓄積電極の電位変動に対す
る余裕度を向上できる。
造方法は、以下の効果を奏する。 （１）選択用ＭＯＳ型トランジスタの第１の蓄積電極と
電気的に接続された不純物拡散層にはＮ型高濃度領域が
形成されないため、選択用ＭＯＳ型トランジスタのソー
ス領域およびドレイン領域の一方が浅接合化され、ゲー
ト長を短くでき、メモリセルの微細化が図れる。 （２）第２の蓄積電極を多結晶シリコンと高融点金属の
硅化物との二重構造とすることにより、第２の蓄積電極
を低抵抗化でき、より安定した電位を供給でき、情報の
読み出し／書込み時の第２の蓄積電極の電位変動に対す
る余裕度を向上できる。
【００６０】
【図１】本発明の半導体集積回路装置の第１の実施例で
あるスタック型ＤＲＡＭの縦構造を示す図である。
あるスタック型ＤＲＡＭの縦構造を示す図である。
【図２】図１に示したスタック型ＤＲＡＭの製造方法を
説明するための図である。
説明するための図である。
【図３】図１に示したスタック型ＤＲＡＭの製造方法を
説明するための図である。
説明するための図である。
【図４】図１に示したスタック型ＤＲＡＭの製造方法を
説明するための図である。
説明するための図である。
【図５】図１に示したスタック型ＤＲＡＭの製造方法を
説明するための図である。
説明するための図である。
【図６】本発明の半導体集積回路装置の第２の実施例で
あるスタック型ＤＲＡＭの製造方法を説明するための図
である。
あるスタック型ＤＲＡＭの製造方法を説明するための図
である。
【図７】従来の１トランジスタ型ダイナミックＲＡＭの
一つであるスタック型ＤＲＡＭの一製造方法を説明する
ための図である。
一つであるスタック型ＤＲＡＭの一製造方法を説明する
ための図である。
【図８】１トランジスタ型ダイナミックＲＡＭの一つで
あるスタック型ＤＲＡＭの製造方法の一従来例を説明す
るための図である。
あるスタック型ＤＲＡＭの製造方法の一従来例を説明す
るための図である。
【図９】１トランジスタ型ダイナミックＲＡＭの一つで
あるトレンチ型ＤＲＡＭの製造方法の一従来例を説明す
るための図である。
あるトレンチ型ＤＲＡＭの製造方法の一従来例を説明す
るための図である。
【図１０】チタンシリサイド膜の層抵抗およびトランジ
スタ特性の温度依存を示すグラフであり、（Ａ）は層抵
抗の温度依存を示すグラフであり、（Ｂ）はトランジス
タ特性の温度依存を示すグラフである。
スタ特性の温度依存を示すグラフであり、（Ａ）は層抵
抗の温度依存を示すグラフであり、（Ｂ）はトランジス
タ特性の温度依存を示すグラフである。
１１ Ｐ型シリコン基板 １２1〜１２3 フィールド酸化膜 １３1，１３2 ゲート酸化膜 １４1，１４2，１８，２８ シリコン酸化膜 １５ ゲート電極 １６ 周辺回路のトランジスタのゲート電極 １７1〜１７4 Ｎ型低濃度領域 １９1〜１９3 マスク材 ２０ コンタクト穴 ２１ 引出し電極 ２２ 容量膜 ２３ 共通電極 ２４1〜２４3 サイドウォール ２５ チタン膜 ２６1〜２６4 チタンシリサイド膜 ２７1〜２７3 Ｎ型高濃度領域 ２９ 信号配線 ３０1，３０2 周辺部配線
Claims (3)
- 【請求項１】 第１導電型半導体層に形成された第２導
電型の低不純物拡散層から成るソース・ドレイン領域の
一方と第２導電型の高濃度不純物拡散層と低濃度不純物
拡散層とから成る前記ソース・ドレイン領域の他方およ
びゲート電極を有する選択用ＭＯＳ型トランジスタと、
前記ソース・ドレイン領域の一方と接続される第１の蓄
積電極と、該第１の蓄積電極とキャパシタ絶縁膜を介し
て配置された高融点金属の硅化物層を含む共通電極とし
ての第２の蓄積電極とを有することを特徴とする半導体
集積回路装置。 - 【請求項２】 前記第２の蓄積電極が多結晶シリコン層
と高融点金属の硅化物層の二層構造から成ることを特徴
する請求項１記載の半導体集積回路装置。 - 【請求項３】 第１導電型半導体層上に選択用ＭＯＳ型
トランジスタのゲート電極を形成する工程と、前記ゲー
ト電極をマスクとして前記選択用ＭＯＳ型トランジスタ
のソース・ドレイン領域となる領域に第２導電型の低不
純物拡散層を形成する工程と、前記ソース・ドレイン領
域の一方と接続された第１の蓄積電極を形成する工程
と、前記第１の蓄積電極上にキャパシタ絶縁膜を形成す
る工程と、前記キャパシタ絶縁膜上に共通電極としての
第２の蓄積電極の一部となる多結晶シリコン層を形成す
る工程と、前記ゲート電極の前記ソース・ドレイン領域
の他方側に側壁を形成する工程と、前記多結晶シリコン
層上に高融点金属層を形成する工程と、熱処理により前
記多結晶シリコン層の表面に高融点金属の硅化物層を形
成し、前記多結晶シリコン層と前記高融点金属の硅化物
層の二層構造から成る前記第２の蓄積電極を形成する工
程と、前記側壁をマスクとして前記選択用ＭＯＳ型トラ
ンジスタの前記ソース・ドレイン領域の他方側に第２導
電型の高不純物拡散層を形成する工程とを含むことを特
徴とする半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232889A JP2752892B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5232889A JP2752892B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794596A JPH0794596A (ja) | 1995-04-07 |
| JP2752892B2 true JP2752892B2 (ja) | 1998-05-18 |
Family
ID=16946436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5232889A Expired - Fee Related JP2752892B2 (ja) | 1993-09-20 | 1993-09-20 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752892B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265595B1 (ko) * | 1997-09-11 | 2000-09-15 | 김영환 | 엠엠엘 반도체소자 및 그 제조방법 |
| FR2769754B1 (fr) * | 1997-10-15 | 2002-11-15 | United Microelectronics Corp | Procede de fabrication de dispositifs a circuit integre comprenant a la fois une memoire et des circuits logiques |
| NL1007403C2 (nl) * | 1997-10-30 | 1999-05-17 | United Microelectronics Corp | Hoge-K-Diëlektrica voor ingebedde DRAM's. |
| US6509595B1 (en) | 1999-06-14 | 2003-01-21 | Monolithic System Technology, Inc. | DRAM cell fabricated using a modified logic process and method for operating same |
| US6468855B2 (en) | 1998-08-14 | 2002-10-22 | Monolithic System Technology, Inc. | Reduced topography DRAM cell fabricated using a modified logic process and method for operating same |
| US6573548B2 (en) | 1998-08-14 | 2003-06-03 | Monolithic System Technology, Inc. | DRAM cell having a capacitor structure fabricated partially in a cavity and method for operating same |
| JP4308625B2 (ja) | 2003-11-07 | 2009-08-05 | パナソニック株式会社 | メモリ混載半導体装置及びその製造方法 |
| US7323379B2 (en) | 2005-02-03 | 2008-01-29 | Mosys, Inc. | Fabrication process for increased capacitance in an embedded DRAM memory |
| JP4820802B2 (ja) * | 2007-11-12 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292956A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体装置 |
| JPH02281654A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体記憶装置 |
| NL8902254A (nl) * | 1989-09-08 | 1991-04-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een veldeffecttransistor en een condensator. |
-
1993
- 1993-09-20 JP JP5232889A patent/JP2752892B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0794596A (ja) | 1995-04-07 |
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