JPH0793381B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0793381B2 JPH0793381B2 JP60239301A JP23930185A JPH0793381B2 JP H0793381 B2 JPH0793381 B2 JP H0793381B2 JP 60239301 A JP60239301 A JP 60239301A JP 23930185 A JP23930185 A JP 23930185A JP H0793381 B2 JPH0793381 B2 JP H0793381B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に、不揮発性
記憶機能を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
記憶機能を備えた半導体集積回路装置に適用して有効な
技術に関するものである。
［背景技術］ 紫外線消去型の不揮発性記憶機能を備えた半導体集積回
路装置（EPROM）が知られている。EPROMは、フローティ
ングゲート電極を有し、電荷の形で情報を蓄積する電界
効果トランジスタでメモリセルを構成している。この種
のEPROMでは、情報の書込効率を向上して書込時間を短
縮するとともに、読出効率を向上して読出時間を短縮す
ることが重要な技術的課題の一つとされている。
路装置（EPROM）が知られている。EPROMは、フローティ
ングゲート電極を有し、電荷の形で情報を蓄積する電界
効果トランジスタでメモリセルを構成している。この種
のEPROMでは、情報の書込効率を向上して書込時間を短
縮するとともに、読出効率を向上して読出時間を短縮す
ることが重要な技術的課題の一つとされている。
書込効率の向上を図るには、メモリセルのドレイン領域
近傍の電界強度を高め、フローティングゲート電極への
ホットキャリアの注入量を増大することでなされる。
近傍の電界強度を高め、フローティングゲート電極への
ホットキャリアの注入量を増大することでなされる。
また、読出効率の向上を図るには、メモリセルのチャネ
ルのオン抵抗を低減し、ソース，ドレイン領域間に流れ
る電流量を増大することでなされる。
ルのオン抵抗を低減し、ソース，ドレイン領域間に流れ
る電流量を増大することでなされる。
そこで、ドレイン領域近傍の電界強度を高め、かつ、チ
ャネルのオン抵抗を低減するために、メモリセルすなわ
ち電界効果トランジスタを短チャネル化することが考え
られる。ところが、チャネル長が1.5［μｍ］程度以下
の微細なEPROMのメモリセルを形成すると、短チャネル
効果によりメモリセルのしきい値電圧が著しく変動する
現象を生じる。
ャネルのオン抵抗を低減するために、メモリセルすなわ
ち電界効果トランジスタを短チャネル化することが考え
られる。ところが、チャネル長が1.5［μｍ］程度以下
の微細なEPROMのメモリセルを形成すると、短チャネル
効果によりメモリセルのしきい値電圧が著しく変動する
現象を生じる。
一方、EPROMのメモリアレイの周辺回路において、電界
効果トランジスタにLDD（Ｌightly Ｄoped Ｄrain）構
造を採用することが考えられる。すなわち、ドレイン接
合での電界強度を緩和するため、ドレイン領域を、高不
純物の半導体領域と、この領域より低不純物濃度でかつ
チャネル側に設けられた半導体領域（以下、LDD部とい
う）とで構成するものである。この場合、製造工程の簡
略化等のために、この構成をメモリセルに適用すること
が考えられる。
効果トランジスタにLDD（Ｌightly Ｄoped Ｄrain）構
造を採用することが考えられる。すなわち、ドレイン接
合での電界強度を緩和するため、ドレイン領域を、高不
純物の半導体領域と、この領域より低不純物濃度でかつ
チャネル側に設けられた半導体領域（以下、LDD部とい
う）とで構成するものである。この場合、製造工程の簡
略化等のために、この構成をメモリセルに適用すること
が考えられる。
しかしながら、かかる技術における実験ならびにその検
討の結果、メモリセルにLDD構造を採用すると、以下に
述べる問題点を生じることが本発明者によって見い出さ
れた。
討の結果、メモリセルにLDD構造を採用すると、以下に
述べる問題点を生じることが本発明者によって見い出さ
れた。
（１）メモリセルの電界効果トランジスタのLDD部は、
周辺回路の電界効果トランジスタのLDD部と同一製造工
程で形成され、１×1013［atoms/cm2］程度の低い不純
物濃度で形成される。このために、半導体基板とLDD部
とが低い不純物濃度のpn接合で形成され、ドレイン領域
近傍の電界強度が小さくなるので、メモリセルの書込効
率が低下する。
周辺回路の電界効果トランジスタのLDD部と同一製造工
程で形成され、１×1013［atoms/cm2］程度の低い不純
物濃度で形成される。このために、半導体基板とLDD部
とが低い不純物濃度のpn接合で形成され、ドレイン領域
近傍の電界強度が小さくなるので、メモリセルの書込効
率が低下する。
（２）低い不純物濃度のLDD部は、ドレイン領域の高不
純物濃度領域に比べて20〜100倍も大きな２［ＫΩ／
□］程度の抵抗値を有する。このために、電界効果トラ
ンジスタのソース領域とドレイン領域間に流れる電流量
が低下するので、メモリセルの読出効率が低下する。
純物濃度領域に比べて20〜100倍も大きな２［ＫΩ／
□］程度の抵抗値を有する。このために、電界効果トラ
ンジスタのソース領域とドレイン領域間に流れる電流量
が低下するので、メモリセルの読出効率が低下する。
（３）前記（１）及び（２）のために、メモリセルの電
界効果トランジスタを短チャネル化し、メモリセルサイ
ズを縮小できないので、EPROMの集積度を向上すること
ができない。
界効果トランジスタを短チャネル化し、メモリセルサイ
ズを縮小できないので、EPROMの集積度を向上すること
ができない。
（４）前記（１）乃至（３）のために、EPROMにおい
て、高集積化，高書込効率化及び高読出効率化を図るこ
とができない。
て、高集積化，高書込効率化及び高読出効率化を図るこ
とができない。
これらの問題点を解決する技術としては、先に本出願人
によって出願された特願昭59−102555号がある。この技
術は、メモリセルの電界効果トランジスタのLDD部を、
周辺回路の電界効果トランジスタのLDD部よりも高い不
純物濃度で構成したものである。
によって出願された特願昭59−102555号がある。この技
術は、メモリセルの電界効果トランジスタのLDD部を、
周辺回路の電界効果トランジスタのLDD部よりも高い不
純物濃度で構成したものである。
しかしながら、かかる技術におけるより一層の実験なら
びに検討の結果、本発明者は、さらに書込効率を向上
し、又集積度を向上する必要があると考えている。
びに検討の結果、本発明者は、さらに書込効率を向上
し、又集積度を向上する必要があると考えている。
［発明の目的］ 本発明の目的は、EPROMの書込効率を向上することが可
能な技術を提供することにある。
能な技術を提供することにある。
本発明の他の目的は、EPROMの読出効率を向上すること
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の他の目的は、EPROMの集積度を向上することが
可能な技術を提供することにある。
可能な技術を提供することにある。
本発明の他の目的は、EPROMの高集積化，高書込効率
化，高読出効率化を図ることが可能な技術を提供するこ
とにある。
化，高読出効率化を図ることが可能な技術を提供するこ
とにある。
本発明の他の目的は、EPROMの高集積化，高書込効率
化，高読出効率化を図るとともに、周辺回路素子の電気
的特性を向上することが可能な技術を提供することにあ
る。
化，高読出効率化を図るとともに、周辺回路素子の電気
的特性を向上することが可能な技術を提供することにあ
る。
本発明のさらに他の目的は、フローティングゲート電極
を有し、これに電荷の形で情報を蓄積する電界効果トラ
ンジスタへの電荷の注入効率を向上することが可能な技
術を提供することにある。
を有し、これに電荷の形で情報を蓄積する電界効果トラ
ンジスタへの電荷の注入効率を向上することが可能な技
術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明は、半導体基板又はウエル領域の主面
部にフローティングゲート電極を有さないLDD構造の第
１電界効果トランジスタとフローティングゲート電極を
有するLDD構造の第２電界効果トランジスタとを備えた
半導体集積回路装置であって、前記第２電界効果トラン
ジスタのLDD部の不純物濃度が前記第１電界効果トラン
ジスタのLDD部の不純物濃度よりも高くされて成り、そ
の第２電界効果トランジスタのLDD部及びドレイン領域
に接して前記半導体基板又はウエル領域と同一導電型で
かつそれよりも高い不純物濃度を有する半導体領域が設
けられて成る。
部にフローティングゲート電極を有さないLDD構造の第
１電界効果トランジスタとフローティングゲート電極を
有するLDD構造の第２電界効果トランジスタとを備えた
半導体集積回路装置であって、前記第２電界効果トラン
ジスタのLDD部の不純物濃度が前記第１電界効果トラン
ジスタのLDD部の不純物濃度よりも高くされて成り、そ
の第２電界効果トランジスタのLDD部及びドレイン領域
に接して前記半導体基板又はウエル領域と同一導電型で
かつそれよりも高い不純物濃度を有する半導体領域が設
けられて成る。
これにより、ドレイン領域近傍における電界強度を向上
し、情報となるホットキャリアの発生量を増大できるの
で、EPROMの書込効率を向上することができる。
し、情報となるホットキャリアの発生量を増大できるの
で、EPROMの書込効率を向上することができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例Ｉ］ 本発明の実施例ＩであるEPROMの要部断面を第１図で示
す。第１図は、左側にメモリセルを構成する電界効果ト
ランジスタを示し、右側に周辺回路を構成する相補型の
MISFET（CMOS）を示してある。
す。第１図は、左側にメモリセルを構成する電界効果ト
ランジスタを示し、右側に周辺回路を構成する相補型の
MISFET（CMOS）を示してある。
第１図において、１は単結晶シリコンからなるp-型の半
導体基板、２はn-型のウエル領域である。３はフィール
ド絶縁膜であり、半導体素子間の半導体基板１又はウエ
ル領域２の主面上部に設けられている。４はｐ型又はｎ
型のチャネルストッパ領域であり、半導体素子間の半導
体基板１又はウエル領域２の主面部に設けられている。
フィールド絶縁膜３及びチャネルストッパ領域４は、半
導体素子間を電気的に分離するように構成されている。
導体基板、２はn-型のウエル領域である。３はフィール
ド絶縁膜であり、半導体素子間の半導体基板１又はウエ
ル領域２の主面上部に設けられている。４はｐ型又はｎ
型のチャネルストッパ領域であり、半導体素子間の半導
体基板１又はウエル領域２の主面部に設けられている。
フィールド絶縁膜３及びチャネルストッパ領域４は、半
導体素子間を電気的に分離するように構成されている。
EPROMのメモリセルを構成する電界効果トランジスタQm
は、第１図に示すように、フィールド絶縁膜３で囲まれ
た領域の半導体基板１に設けられている。すなわち、電
界効果トランジスタQmは、半導体基板１、第１のゲート
絶縁膜６、フローティングゲート電極７、第２のゲート
絶縁膜8A、コントロールゲート電極９、一対のｎ型の半
導体領域10及び一対のn+型の半導体領域12からなるソー
ス、ドレイン領域で構成されている。
は、第１図に示すように、フィールド絶縁膜３で囲まれ
た領域の半導体基板１に設けられている。すなわち、電
界効果トランジスタQmは、半導体基板１、第１のゲート
絶縁膜６、フローティングゲート電極７、第２のゲート
絶縁膜8A、コントロールゲート電極９、一対のｎ型の半
導体領域10及び一対のn+型の半導体領域12からなるソー
ス、ドレイン領域で構成されている。
EPROMの周辺回路を構成するｎチャネルMISFETQn又はｐ
チャネルMISFETQpは、フィールド絶縁膜３で囲まれた領
域の半導体基板１又はウエル領域２の主面部に設けられ
ている。MISFETQnは、半導体基板１、ゲート絶縁膜8B、
ゲート電極９、一対のn-型の半導体領域10A及び一対のn
+型の半導体領域12からなるソース、ドレイン領域で構
成されている。MISFETQpは、ウエル領域２、ゲート絶縁
膜8B、ゲート電極９及び一対のp+型の半導体領域13から
なるソース、ドレイン領域で構成されている。
チャネルMISFETQpは、フィールド絶縁膜３で囲まれた領
域の半導体基板１又はウエル領域２の主面部に設けられ
ている。MISFETQnは、半導体基板１、ゲート絶縁膜8B、
ゲート電極９、一対のn-型の半導体領域10A及び一対のn
+型の半導体領域12からなるソース、ドレイン領域で構
成されている。MISFETQpは、ウエル領域２、ゲート絶縁
膜8B、ゲート電極９及び一対のp+型の半導体領域13から
なるソース、ドレイン領域で構成されている。
前記ゲート電極７に、EPROMの書込動作で情報となるホ
ットキャリア（電子）が注入され、電界効果トランジス
タQmのしきい値電圧を変化させるように構成されてい
る。これによって、情報“0"に対応したしきい値電圧を
有する電界効果トランジスタQmと、情報“1"に対応した
しきい値電圧を有する電界効果トランジスタQmとを構成
することができる。ゲート電極７は、第１層目の導電層
形成工程で構成され、例えば、多結晶シリコン膜で構成
されている。
ットキャリア（電子）が注入され、電界効果トランジス
タQmのしきい値電圧を変化させるように構成されてい
る。これによって、情報“0"に対応したしきい値電圧を
有する電界効果トランジスタQmと、情報“1"に対応した
しきい値電圧を有する電界効果トランジスタQmとを構成
することができる。ゲート電極７は、第１層目の導電層
形成工程で構成され、例えば、多結晶シリコン膜で構成
されている。
コントロールゲート電極及びゲート電極９は、第２層目
の導電層形成工程で構成され、例えば、多結晶シリコン
膜の上部に高融点金属シリサイド（MoSi2,TaSi2,TiSi2,
WSi2）膜が設けられたポリサイド膜で構成する。また、
コントロールゲート電極及びゲート電極９は、単層の多
結晶シリコン膜、高融点金属（Mo,Ta,Ti,W）膜、高融点
金属シリサイド膜、或はそれらの複合膜で構成してもよ
い。コントロールゲート電極９は、その延在方向に配置
されたその他の電界効果トランジスタQmのコントロール
ゲート電極９と一体に構成され、ワード線を構成するよ
うになっている。なお、MISFETQn及びQpのゲート電極９
は、電界効果トランジスタQmのゲート電極７と同一製造
工程で構成してもよい。
の導電層形成工程で構成され、例えば、多結晶シリコン
膜の上部に高融点金属シリサイド（MoSi2,TaSi2,TiSi2,
WSi2）膜が設けられたポリサイド膜で構成する。また、
コントロールゲート電極及びゲート電極９は、単層の多
結晶シリコン膜、高融点金属（Mo,Ta,Ti,W）膜、高融点
金属シリサイド膜、或はそれらの複合膜で構成してもよ
い。コントロールゲート電極９は、その延在方向に配置
されたその他の電界効果トランジスタQmのコントロール
ゲート電極９と一体に構成され、ワード線を構成するよ
うになっている。なお、MISFETQn及びQpのゲート電極９
は、電界効果トランジスタQmのゲート電極７と同一製造
工程で構成してもよい。
電界効果トランジスタQmのｎ型の半導体領域10及びMISF
ETQnのn-型の半導体領域10Aは、LDD部（低不純物濃度領
域）として使用される。すなわち、LDD構造の電界効果
トランジスタQm又はMISFETQnを構成するようになってい
る。半導体領域10及び10Aは、半導体領域12とチャネル
形成領域との間の半導体基板１の主面部に設けられてい
る。
ETQnのn-型の半導体領域10Aは、LDD部（低不純物濃度領
域）として使用される。すなわち、LDD構造の電界効果
トランジスタQm又はMISFETQnを構成するようになってい
る。半導体領域10及び10Aは、半導体領域12とチャネル
形成領域との間の半導体基板１の主面部に設けられてい
る。
このように構成される電界効果トランジスタQmの要部断
面を第２図に拡大して示し、半導体領域10、半導体領域
12等の具体的な不純物濃度分布を第３図で示す。
面を第２図に拡大して示し、半導体領域10、半導体領域
12等の具体的な不純物濃度分布を第３図で示す。
電界効果トランジスタQmの半導体領域10は、MISFETQnの
半導体領域10Aよりも高い不純物濃度で構成されてい
る。半導体領域10は、第３図に符号10で示すように、例
えば、1019〜1020［atoms/cm3］程度の不純物濃度で構
成し、0.1〜0.15［μｍ］程度の接合深さで構成する。
半導体領域10Aは、例えば、1018［atoms/cm3］程度で構
成される。なお、半導体基板１は、1015［atoms/cm3］
程度の不純物濃度で構成する。
半導体領域10Aよりも高い不純物濃度で構成されてい
る。半導体領域10は、第３図に符号10で示すように、例
えば、1019〜1020［atoms/cm3］程度の不純物濃度で構
成し、0.1〜0.15［μｍ］程度の接合深さで構成する。
半導体領域10Aは、例えば、1018［atoms/cm3］程度で構
成される。なお、半導体基板１は、1015［atoms/cm3］
程度の不純物濃度で構成する。
電界効果トランジスタQmの半導体領域12は、第３図に符
号12で示すように、例えば、1020［atoms/cm3］以上の
不純物濃度で構成し、0.25〜0.4［μｍ］程度の接合深
さで構成する。
号12で示すように、例えば、1020［atoms/cm3］以上の
不純物濃度で構成し、0.25〜0.4［μｍ］程度の接合深
さで構成する。
この電界効果トランジスタQm形成領域の半導体基板１の
主面部には、LDD部として使用される半導体領域10の下
に半導体基板１よりも高い不純物濃度のｐ型の半導体領
域５が設けられている。この半導体領域５は、第３図に
符号５で示すように、1016〜1017［atoms/cm3］程度の
不純物濃度で構成されている。そして、半導体領域５
は、半導体領域10と同程度又はより深い位置に不純物濃
度のピーク値が設けられている。このように構成するこ
とにより、半導体領域５を設けても、電界効果トランジ
スタQmのチャネル形成領域すなわちゲート電極下の半導
体基板１の表面の不純物濃度を低減することができる。
したがって、しきい値電圧が高くなることを防止し、チ
ャネル形成領域の抵抗値を低減することができるので、
読出効率を向上することができる。
主面部には、LDD部として使用される半導体領域10の下
に半導体基板１よりも高い不純物濃度のｐ型の半導体領
域５が設けられている。この半導体領域５は、第３図に
符号５で示すように、1016〜1017［atoms/cm3］程度の
不純物濃度で構成されている。そして、半導体領域５
は、半導体領域10と同程度又はより深い位置に不純物濃
度のピーク値が設けられている。このように構成するこ
とにより、半導体領域５を設けても、電界効果トランジ
スタQmのチャネル形成領域すなわちゲート電極下の半導
体基板１の表面の不純物濃度を低減することができる。
したがって、しきい値電圧が高くなることを防止し、チ
ャネル形成領域の抵抗値を低減することができるので、
読出効率を向上することができる。
また、半導体領域５を、第３図に符号５′で示すよう
に、半導体領域12のpn接合深さよりも浅い位置に不純物
濃度のピーク値を有するように構成することにより、ソ
ース領域又はドレイン領域のうち高不純物濃度の半導体
領域12と半導体領域５との接合容量を低減することがで
きるので、情報の読出効率を向上することができる。
に、半導体領域12のpn接合深さよりも浅い位置に不純物
濃度のピーク値を有するように構成することにより、ソ
ース領域又はドレイン領域のうち高不純物濃度の半導体
領域12と半導体領域５との接合容量を低減することがで
きるので、情報の読出効率を向上することができる。
このように電界効果トランジスタQmのドレイン側のLDD
部（半導体領域10）下部に半導体領域５を設けることに
より、ドレイン領域（半導体領域12）と半導体領域５と
の間のpn接合を高い不純物濃度同志の接合とすることが
できるので、半導体基板１側への空乏領域の伸びを抑制
することができる。つまり、チャネル形成領域（基板又
はウエル）表面ではゲートの電界の影響を受け、空乏層
の伸びか抑制されている。したがって、空乏層の伸びは
表面よりもむしろドレイン領域LDD部下部（特に曲部）
の半導体基板（又はウエル）の内部よりソース領域に向
かって横方向に伸びようとすることになる。しかしなが
ら、この半導体領域（５）を設ける（基板又はウエルの
内部高濃度とする）ことでその内部での空乏層の伸び
（ソース領域に向かっての横方向伸び）を抑制できる。
したがって、ソース領域とドレイン領域（半導体領域1
2）間のパンチスルーを防止（パンチスルー電圧を充分
高く）することができる。また、電界効果トランジスタ
Qmの実効チャネル長を充分に確保できるので、短チャネ
ル効果を抑制することができる。
部（半導体領域10）下部に半導体領域５を設けることに
より、ドレイン領域（半導体領域12）と半導体領域５と
の間のpn接合を高い不純物濃度同志の接合とすることが
できるので、半導体基板１側への空乏領域の伸びを抑制
することができる。つまり、チャネル形成領域（基板又
はウエル）表面ではゲートの電界の影響を受け、空乏層
の伸びか抑制されている。したがって、空乏層の伸びは
表面よりもむしろドレイン領域LDD部下部（特に曲部）
の半導体基板（又はウエル）の内部よりソース領域に向
かって横方向に伸びようとすることになる。しかしなが
ら、この半導体領域（５）を設ける（基板又はウエルの
内部高濃度とする）ことでその内部での空乏層の伸び
（ソース領域に向かっての横方向伸び）を抑制できる。
したがって、ソース領域とドレイン領域（半導体領域1
2）間のパンチスルーを防止（パンチスルー電圧を充分
高く）することができる。また、電界効果トランジスタ
Qmの実効チャネル長を充分に確保できるので、短チャネ
ル効果を抑制することができる。
また、電界効果トランジスタQmにLDD構造を採用するこ
とにより、LDD部（半導体領域10）のチャネル形成領域
側への拡散距離が半導体領域12に比べて小さいので、実
効チャネル長を充分に確保することができる。したがっ
て、より短チャネル効果を抑制することができる。
とにより、LDD部（半導体領域10）のチャネル形成領域
側への拡散距離が半導体領域12に比べて小さいので、実
効チャネル長を充分に確保することができる。したがっ
て、より短チャネル効果を抑制することができる。
また、前記短チャネル効果を抑制することにより、実効
チャネル長を短縮し、電界効果トランジスタQmの占有面
積を縮小することができるので、集積度を向上すること
ができる。
チャネル長を短縮し、電界効果トランジスタQmの占有面
積を縮小することができるので、集積度を向上すること
ができる。
また、ドレイン領域（半導体領域10及び12）と半導体領
域５とのpn接合部を高い不純物濃度で構成することによ
り、半導体基板１側への空乏領域の伸びを抑制できるの
で、電界効果トランジスタQmのドレイン領域近傍におけ
る電界強度を高めることができる。したがって、情報と
なるホットキャリアの発生量を増加することができるの
で、メモリセルへの書込効率を向上することができる。
域５とのpn接合部を高い不純物濃度で構成することによ
り、半導体基板１側への空乏領域の伸びを抑制できるの
で、電界効果トランジスタQmのドレイン領域近傍におけ
る電界強度を高めることができる。したがって、情報と
なるホットキャリアの発生量を増加することができるの
で、メモリセルへの書込効率を向上することができる。
また、電界効果トランジスタQmのLDD部（半導体領域1
0）をMISFETQnのLDD部（半導体領域10A）よりも高い不
純物濃度で構成し、ドレイン領域近傍における電界強度
を高めてホットキャリアを発生させる最適な不純物濃度
で構成することができるので、よりメモリセルへの書込
効率を向上することができる。これに対して、MISFETQn
は、半導体領域10Aを最適な不純物濃度で構成できるの
で、ソース領域又はドレイン領域（半導体領域12）の電
気的特性を向上することができる。すなわち、ショート
チャネル効果を抑え、ホットキャリアの発生を抑えるこ
とができる。
0）をMISFETQnのLDD部（半導体領域10A）よりも高い不
純物濃度で構成し、ドレイン領域近傍における電界強度
を高めてホットキャリアを発生させる最適な不純物濃度
で構成することができるので、よりメモリセルへの書込
効率を向上することができる。これに対して、MISFETQn
は、半導体領域10Aを最適な不純物濃度で構成できるの
で、ソース領域又はドレイン領域（半導体領域12）の電
気的特性を向上することができる。すなわち、ショート
チャネル効果を抑え、ホットキャリアの発生を抑えるこ
とができる。
また、電界効果トランジスタQmのソース側のLDD部（半
導体領域10）下部に半導体領域５を設けることにより、
ドレイン領域をコレクタ領域、半導体基板１をベース領
域及びソース領域をエミッタ領域とする寄生ラテラルバ
イポーラトランジスタのベース領域の不純物濃度を高
め、エミッタ領域からの電子の注入効率を低下すること
ができるので、寄生ラテラルトランジスタの動作を防止
することができる。したがって、電界効果トランジスタ
Qmのソース領域とドレイン領域間（半導体領域12間）の
耐圧（ブレークダウン電圧）を向上することができる。
本例の電界効果トランジスタQmは、ドレイン領域近傍で
ホットキャリアを発生させて情報となるホットキャリア
（電子）をフローティングゲート電極７に注入する（ピ
ンチオフ点での書込み）動作原理である。このため、同
時に生成された正孔が基板電流となり、この基板電流と
半導体基板１の抵抗成分とで寄生ラテラルバイポーラト
ランジスタが形成され易いので、前述のように、ソース
領域側のLDD部の下部に半導体領域５を設けることは特
に有効である。
導体領域10）下部に半導体領域５を設けることにより、
ドレイン領域をコレクタ領域、半導体基板１をベース領
域及びソース領域をエミッタ領域とする寄生ラテラルバ
イポーラトランジスタのベース領域の不純物濃度を高
め、エミッタ領域からの電子の注入効率を低下すること
ができるので、寄生ラテラルトランジスタの動作を防止
することができる。したがって、電界効果トランジスタ
Qmのソース領域とドレイン領域間（半導体領域12間）の
耐圧（ブレークダウン電圧）を向上することができる。
本例の電界効果トランジスタQmは、ドレイン領域近傍で
ホットキャリアを発生させて情報となるホットキャリア
（電子）をフローティングゲート電極７に注入する（ピ
ンチオフ点での書込み）動作原理である。このため、同
時に生成された正孔が基板電流となり、この基板電流と
半導体基板１の抵抗成分とで寄生ラテラルバイポーラト
ランジスタが形成され易いので、前述のように、ソース
領域側のLDD部の下部に半導体領域５を設けることは特
に有効である。
また、電界効果トランジスタQmにLDD構造を採用するこ
とにより、LDD部（半導体領域10）のチャネル形成領域
側への拡散距離が半導体領域12に比べて小さいので、フ
ローティングゲート電極７とソース領域又はドレイン領
域とのカップリング容量を低減し、読出効率を向上する
ことができる。
とにより、LDD部（半導体領域10）のチャネル形成領域
側への拡散距離が半導体領域12に比べて小さいので、フ
ローティングゲート電極７とソース領域又はドレイン領
域とのカップリング容量を低減し、読出効率を向上する
ことができる。
さらに、電界効果トランジスタQmは、LDD部（半導体領
域10）と半導体領域５とで略特性を決定することができ
るので、ソース領域（半導体領域12）及びそれと一体に
構成されたソース線（図示していない）の不純物濃度を
高く又は深い接合深さで構成することができる。したが
って、ソース線の抵抗値を低減することができるので、
読出効率を向上することができる。
域10）と半導体領域５とで略特性を決定することができ
るので、ソース領域（半導体領域12）及びそれと一体に
構成されたソース線（図示していない）の不純物濃度を
高く又は深い接合深さで構成することができる。したが
って、ソース線の抵抗値を低減することができるので、
読出効率を向上することができる。
14は半導体素子を覆う絶縁膜、15は接続孔であり、所定
の半導体領域12又は13の上部の絶縁膜14を除去して設け
られている。
の半導体領域12又は13の上部の絶縁膜14を除去して設け
られている。
16は導電層であり、接続孔15を通して所定の半導体領域
12又は13と電気的に接続し、絶縁膜14の上部を所定方向
に延在するように構成されている。電界効果トランジス
タQmのドレイン領域として使用される半導体領域12に接
続された導電層15は、ワード線と交差する方向に延在す
るデータ線DLを構成するようになっている。
12又は13と電気的に接続し、絶縁膜14の上部を所定方向
に延在するように構成されている。電界効果トランジス
タQmのドレイン領域として使用される半導体領域12に接
続された導電層15は、ワード線と交差する方向に延在す
るデータ線DLを構成するようになっている。
次に、本実施例Ｉの具体的な製造方法について説明す
る。
る。
本発明の実施例ＩであるEPROMの製造方法を第４図乃至
第11図の各製造工程における要部断面図で示す。
第11図の各製造工程における要部断面図で示す。
まず、単結晶シリコンからなるp-型の半導体基板１を用
意する。そして、ｐチャネルMISFETQp形成領域となる半
導体基板１主面部に、n-型のウエル領域２を形成する。
意する。そして、ｐチャネルMISFETQp形成領域となる半
導体基板１主面部に、n-型のウエル領域２を形成する。
この後、半導体素子間となる半導体基板１及びウエル領
域２主面上部に、フィールド絶縁膜３及びフィールド絶
縁膜３下部の半導体基板１又はウエル領域２の主面部
に、ｐ型又はｎ型のチャネルストッパ領域４を形成す
る。
域２主面上部に、フィールド絶縁膜３及びフィールド絶
縁膜３下部の半導体基板１又はウエル領域２の主面部
に、ｐ型又はｎ型のチャネルストッパ領域４を形成す
る。
この後、第４図に示すように、半導体基板１及びウエル
領域２の主面上部に、ゲート絶縁膜６を形成する。ゲー
ト絶縁膜６は、電界効果トランジスタQmの第１ゲート絶
縁膜となるように、例えば、熱酸化技術による酸化シリ
コン膜を用い、その膜厚を250〜350［Å］程度で形成す
る。
領域２の主面上部に、ゲート絶縁膜６を形成する。ゲー
ト絶縁膜６は、電界効果トランジスタQmの第１ゲート絶
縁膜となるように、例えば、熱酸化技術による酸化シリ
コン膜を用い、その膜厚を250〜350［Å］程度で形成す
る。
そして、第５図に示すように、電界効果トランジスタQm
形成領域の半導体基板１の主面部に、ｐ型の半導体領域
５を形成する。半導体領域５は、例えば、１×1012［at
oms/cm2］程度の不純物濃度のボロン、イオン打込み技
術で導入することで形成できる。このとき、周辺回路の
MISFET形成領域にボロンを導入しない。領域５は、後の
工程で形成されるLDD部よりも深い位置でしかもドレイ
ン領域の接合深さと同程度又はそれよりも浅い位置に不
純物濃度のピーク値を有するように形成する。したがっ
て、例えば、150［KeV］程度のエネルギを使用する。な
お、第４図に示すゲート絶縁膜６を形成する工程の後
に、ゲート絶縁膜６を通して半導体基板１の主面部に電
界効果トランジスタQmのしきい値電圧を調整するように
低エネルギのイオン打込み技術により、ボロン等のｐ型
不純物、或はリン又はヒ素等のｎ型不純物を導入しても
よい。
形成領域の半導体基板１の主面部に、ｐ型の半導体領域
５を形成する。半導体領域５は、例えば、１×1012［at
oms/cm2］程度の不純物濃度のボロン、イオン打込み技
術で導入することで形成できる。このとき、周辺回路の
MISFET形成領域にボロンを導入しない。領域５は、後の
工程で形成されるLDD部よりも深い位置でしかもドレイ
ン領域の接合深さと同程度又はそれよりも浅い位置に不
純物濃度のピーク値を有するように形成する。したがっ
て、例えば、150［KeV］程度のエネルギを使用する。な
お、第４図に示すゲート絶縁膜６を形成する工程の後
に、ゲート絶縁膜６を通して半導体基板１の主面部に電
界効果トランジスタQmのしきい値電圧を調整するように
低エネルギのイオン打込み技術により、ボロン等のｐ型
不純物、或はリン又はヒ素等のｎ型不純物を導入しても
よい。
第５図に示す半導体領域５を形成する工程の後に、電界
効果トランジスタQm形成領域のフィールド絶縁膜４及び
ゲート絶縁膜６上部に製造工程における第１層目の導電
層を形成する。この導電層は、化学的気相析出（以下、
CVDという）技術による多結晶シリコン膜に、リンを導
入したものを用いる。
効果トランジスタQm形成領域のフィールド絶縁膜４及び
ゲート絶縁膜６上部に製造工程における第１層目の導電
層を形成する。この導電層は、化学的気相析出（以下、
CVDという）技術による多結晶シリコン膜に、リンを導
入したものを用いる。
そして、電界効果トランジスタQmのフローティングゲー
ト電極を形成するために、前記導電層に所定のパターン
ニングを施して導電層7Aを形成する。この工程により、
周辺回路のMISFETQn及びQp形成領域のゲート絶縁膜６が
除去される。
ト電極を形成するために、前記導電層に所定のパターン
ニングを施して導電層7Aを形成する。この工程により、
周辺回路のMISFETQn及びQp形成領域のゲート絶縁膜６が
除去される。
この後、第６図に示すように、電界効果トランジスタQm
形成領域において、導電層7Aを覆うゲート絶縁膜8Aを形
成する。これと同一製造工程でMISFETQn及びQp形成領域
の半導体基板１及びウエル領域２の主面部に、ゲート絶
縁膜8Bを形成する。このゲート絶縁膜8A及び8Bは、例え
ば、熱酸化技術による酸化シリコン膜を用いる。ゲート
絶縁膜8Aは、例えば250〜350［Å］程度の膜厚で形成
し、ゲート絶縁膜8Bは、例えば200〜300［Å］程度の膜
厚で形成する。
形成領域において、導電層7Aを覆うゲート絶縁膜8Aを形
成する。これと同一製造工程でMISFETQn及びQp形成領域
の半導体基板１及びウエル領域２の主面部に、ゲート絶
縁膜8Bを形成する。このゲート絶縁膜8A及び8Bは、例え
ば、熱酸化技術による酸化シリコン膜を用いる。ゲート
絶縁膜8Aは、例えば250〜350［Å］程度の膜厚で形成
し、ゲート絶縁膜8Bは、例えば200〜300［Å］程度の膜
厚で形成する。
第６図に示すゲート絶縁膜8A及び8Bを形成する工程の後
に、ゲート絶縁膜8Bを通して半導体基板１及びウエル領
域２の主面部に不純物を導入する。この不純物は、主と
して、MISFETQn及びQpのしきい値電圧を調整するよう
に、例えば、１×1012［atoms/cm2］程度のボロンを30
［KeV］程度のエネルギのイオン打込み技術により導入
する。
に、ゲート絶縁膜8Bを通して半導体基板１及びウエル領
域２の主面部に不純物を導入する。この不純物は、主と
して、MISFETQn及びQpのしきい値電圧を調整するよう
に、例えば、１×1012［atoms/cm2］程度のボロンを30
［KeV］程度のエネルギのイオン打込み技術により導入
する。
この後、ゲート絶縁膜8A及び8Bを覆うように、製造工程
における第２層目の導電層を形成し、この導電層に所定
のパターンニングを施す。これにより、第７図に示すよ
うに、電界効果トランジスタQm形成領域に導電層9Aを形
成し、MISFTQn及びQp形成領域にゲート電極９を形成す
ることができる。導電層9A及びゲート電極９は、例え
ば、CVD技術で形成されリンが導入された多結晶シリコ
ン膜の上部に高融点金属シリサイド膜が形成されたポリ
サイド膜で形成する。
における第２層目の導電層を形成し、この導電層に所定
のパターンニングを施す。これにより、第７図に示すよ
うに、電界効果トランジスタQm形成領域に導電層9Aを形
成し、MISFTQn及びQp形成領域にゲート電極９を形成す
ることができる。導電層9A及びゲート電極９は、例え
ば、CVD技術で形成されリンが導入された多結晶シリコ
ン膜の上部に高融点金属シリサイド膜が形成されたポリ
サイド膜で形成する。
第７図に示す導電層9A及びゲート電極９を形成する工程
の後に、電界効果トランジスタQmのフローティングゲー
ト電極及びコントロールゲート電極を形成するマスク17
を形成する。マスク17は、エッチング用及び不純物導入
用のマスクを形成するために、例えば、フォトレジスト
膜を用いる。
の後に、電界効果トランジスタQmのフローティングゲー
ト電極及びコントロールゲート電極を形成するマスク17
を形成する。マスク17は、エッチング用及び不純物導入
用のマスクを形成するために、例えば、フォトレジスト
膜を用いる。
そして、マスク17を用いて、導電層7A,9A及びゲート絶
縁膜8Aにエッチングを施し、フローティングゲート電極
７、コントロールゲート電極９及びワード線（図示して
いない）を形成する。
縁膜8Aにエッチングを施し、フローティングゲート電極
７、コントロールゲート電極９及びワード線（図示して
いない）を形成する。
この後、マスク17を不純物導入用マスクとして用い、第
８図に示すように、電界効果トランジスタQm形成領域の
半導体基板１の主面部にｎ型の半導体領域10Bを自己整
合で形成する。半導体領域10Bは、周辺回路のMISFETQn
のLDD部よりも高い不純物濃度のLDD部を形成するように
なっている。この半導体領域10Bは、ホットキャリアを
発生される最適な不純物濃度を有するように、１×1013
〜１×1015［atoms/cm2］程度のヒ素を用い、80［KeV］
程度のエネルギのイオン打込み技術によって形成する。
半導体領域10Bの不純物として、ヒ素を用いることによ
り、浅い接合が形成できるため、イオン打込み量を少な
くしても表面濃度を比較的高くできる。不純物濃度勾配
をリンよりも急峻にできるため、電界強度を大きくし書
込効率を高めることができる。
８図に示すように、電界効果トランジスタQm形成領域の
半導体基板１の主面部にｎ型の半導体領域10Bを自己整
合で形成する。半導体領域10Bは、周辺回路のMISFETQn
のLDD部よりも高い不純物濃度のLDD部を形成するように
なっている。この半導体領域10Bは、ホットキャリアを
発生される最適な不純物濃度を有するように、１×1013
〜１×1015［atoms/cm2］程度のヒ素を用い、80［KeV］
程度のエネルギのイオン打込み技術によって形成する。
半導体領域10Bの不純物として、ヒ素を用いることによ
り、浅い接合が形成できるため、イオン打込み量を少な
くしても表面濃度を比較的高くできる。不純物濃度勾配
をリンよりも急峻にできるため、電界強度を大きくし書
込効率を高めることができる。
第８図に示す半導体領域10Bを形成する工程の後に、マ
スク17を除去する。
スク17を除去する。
この後、酸化技術によって、フローティングゲート電極
７、コントロールゲート電極９及びゲート電極９等を覆
う絶縁膜（酸化シリコン膜）8Cを形成する。絶縁膜8C
は、少なくともフローティングゲート電極７を覆うよう
に形成すればよく、それに蓄積される情報となる電子の
不要な放出を防止して、情報の保持特性を向上すること
ができる。また、絶縁膜8Cは、重金属の汚染防止をする
ことができる。
７、コントロールゲート電極９及びゲート電極９等を覆
う絶縁膜（酸化シリコン膜）8Cを形成する。絶縁膜8C
は、少なくともフローティングゲート電極７を覆うよう
に形成すればよく、それに蓄積される情報となる電子の
不要な放出を防止して、情報の保持特性を向上すること
ができる。また、絶縁膜8Cは、重金属の汚染防止をする
ことができる。
この後、第９図に示すように、MISFETQn形成領域の半導
体基板１の主面部にn-型の半導体領域10Aを形成する。
半導体領域10Aは、LDD構造のMISFETQnを形成するように
なっている。半導体領域10Aは、MISFETQnの耐圧を向上
するように、例えば、１×1013［atoms/cm2］程度のリ
ンを50［KeV］程度のエネルギのイオン打込み技術によ
り導入し、引き伸し拡散を施すことで形成することがで
きる。この実施例では、リンは電界効果トランジスタQm
形成領域にも打込まれる。電界効果トランジスタQmの半
導体領域10は、ｎ型の不純物が２度の工程で導入されて
いるので、半導体領域10Aに比べて高い不純物濃度で形
成することができる。また、半導体領域10は、フローテ
ィングゲート電極７及びコントロールゲート電極９を形
成するマスク17で形成しているので、マスク工程を低減
することができる。なお、半導体領域10及び10Aを形成
するときは、電界効果トランジスタQp形成領域は、フォ
トレジスト膜等のマスクで覆われている。
体基板１の主面部にn-型の半導体領域10Aを形成する。
半導体領域10Aは、LDD構造のMISFETQnを形成するように
なっている。半導体領域10Aは、MISFETQnの耐圧を向上
するように、例えば、１×1013［atoms/cm2］程度のリ
ンを50［KeV］程度のエネルギのイオン打込み技術によ
り導入し、引き伸し拡散を施すことで形成することがで
きる。この実施例では、リンは電界効果トランジスタQm
形成領域にも打込まれる。電界効果トランジスタQmの半
導体領域10は、ｎ型の不純物が２度の工程で導入されて
いるので、半導体領域10Aに比べて高い不純物濃度で形
成することができる。また、半導体領域10は、フローテ
ィングゲート電極７及びコントロールゲート電極９を形
成するマスク17で形成しているので、マスク工程を低減
することができる。なお、半導体領域10及び10Aを形成
するときは、電界効果トランジスタQp形成領域は、フォ
トレジスト膜等のマスクで覆われている。
また、電界効果トランジスタQm形成領域にマスクを形成
し、半導体領域10Bには、半導体領域10Aを形成するリン
を打込まないようにしてもよい。すなわち、この場合に
は、メモリセルとなる電界効果トランジスタQmのLDD部
の不純物濃度、すなわち、半導体領域10の不純物濃度
は、半導体領域10Bを形成する工程で制御する。また、M
ISFETQnのLDD部の不純物濃度、すなわち、半導体領域10
Aは、これを形成する工程で制御する。
し、半導体領域10Bには、半導体領域10Aを形成するリン
を打込まないようにしてもよい。すなわち、この場合に
は、メモリセルとなる電界効果トランジスタQmのLDD部
の不純物濃度、すなわち、半導体領域10の不純物濃度
は、半導体領域10Bを形成する工程で制御する。また、M
ISFETQnのLDD部の不純物濃度、すなわち、半導体領域10
Aは、これを形成する工程で制御する。
第９図に示す半導体領域10及び10Aを形成する工程の後
に、フローティングゲート電極７、コントロールゲート
電極９及びゲート電極９の側部にマスク11を形成する。
マスク11は、電界効果トランジスタQm及びMISFETQnの実
質的なソース領域又はドレイン領域を形成する不純物導
入用のマスク（サイドウォールスペーサ）である。マス
ク11は、例えば、600〜800［℃］程度の高温度と1.0［t
orr］程度の低圧力下でCVD技術によって基板上全面に形
成した酸化シリコン膜に異方性エッチングを施すことで
形成できる。
に、フローティングゲート電極７、コントロールゲート
電極９及びゲート電極９の側部にマスク11を形成する。
マスク11は、電界効果トランジスタQm及びMISFETQnの実
質的なソース領域又はドレイン領域を形成する不純物導
入用のマスク（サイドウォールスペーサ）である。マス
ク11は、例えば、600〜800［℃］程度の高温度と1.0［t
orr］程度の低圧力下でCVD技術によって基板上全面に形
成した酸化シリコン膜に異方性エッチングを施すことで
形成できる。
この後、第10図に示すように、電界効果トランジスタQm
及びMISFETQn形成領域の半導体基板１の主面部にn+型の
半導体領域12を形成する。半導体領域12は、例えば、１
×1016［atoms/cm2］程度のヒ素イオンを用い、80［Ke
V］程度のエネルギのイオン打込み技術により導入し、
引き伸し拡散を施すことで形成することができる。この
半導体領域12を形成する工程で、電界効果トランジスタ
Qm及びMISFETQnが略完成する。
及びMISFETQn形成領域の半導体基板１の主面部にn+型の
半導体領域12を形成する。半導体領域12は、例えば、１
×1016［atoms/cm2］程度のヒ素イオンを用い、80［Ke
V］程度のエネルギのイオン打込み技術により導入し、
引き伸し拡散を施すことで形成することができる。この
半導体領域12を形成する工程で、電界効果トランジスタ
Qm及びMISFETQnが略完成する。
半導体領域12の不純物濃度は、この工程で制御すればよ
い。したがって、電界効果トランジスタQmにおいて、書
込効率及び読出効率を制御する半導体領域10の不純物濃
度に関係することなく、半導体領域12の不純物濃度を高
くすることができる。これによって、半導体領域12及び
一体に構成されるソース線の抵抗値を著しく低減し、メ
モリセルアレイを延在するソース線の面積を縮小するこ
とができる。また、ソース線の抵抗値を低減できるの
で、読出効率を向上することができる。
い。したがって、電界効果トランジスタQmにおいて、書
込効率及び読出効率を制御する半導体領域10の不純物濃
度に関係することなく、半導体領域12の不純物濃度を高
くすることができる。これによって、半導体領域12及び
一体に構成されるソース線の抵抗値を著しく低減し、メ
モリセルアレイを延在するソース線の面積を縮小するこ
とができる。また、ソース線の抵抗値を低減できるの
で、読出効率を向上することができる。
また、本実施例では、その接合深さを浅くし、短チャネ
ル化をさらに図るために、半導体領域12の形成にはヒ素
を用いているが、半導体領域10,10Aの形成にはリンを用
いているので、不純物濃度勾配が急峻にならず、特に、
LDD部の接合の耐圧は、充分に確保することができる。
ル化をさらに図るために、半導体領域12の形成にはヒ素
を用いているが、半導体領域10,10Aの形成にはリンを用
いているので、不純物濃度勾配が急峻にならず、特に、
LDD部の接合の耐圧は、充分に確保することができる。
なお、半導体領域12を形成するときは、MISFETQp形成領
域は、フォトレジス膜等の不純物導入用マスクで覆われ
ている。
域は、フォトレジス膜等の不純物導入用マスクで覆われ
ている。
第10図に示す半導体領域12を形成する工程の後に、第１
図に示すように、MISFETQp形成領域のウエル領域２の主
面部に、p+型の半導体領域13を形成する。半導体領域13
は、例えば、１×1015［atoms/cm2］程度のBF2を80［Ke
V］程度のエネルギのイオン打込みにより導入し、引き
伸し拡散を施すことで形成することができる。一般的
に、ｐ型の不純物は、その拡散速度が速いので、充分に
マスク11下部に回り込むようになっている。この半導体
領域13を形成する工程で、MISFETQpが略完成する。
図に示すように、MISFETQp形成領域のウエル領域２の主
面部に、p+型の半導体領域13を形成する。半導体領域13
は、例えば、１×1015［atoms/cm2］程度のBF2を80［Ke
V］程度のエネルギのイオン打込みにより導入し、引き
伸し拡散を施すことで形成することができる。一般的
に、ｐ型の不純物は、その拡散速度が速いので、充分に
マスク11下部に回り込むようになっている。この半導体
領域13を形成する工程で、MISFETQpが略完成する。
なお、半導体領域13を形成するときは、電界効果トラン
ジスタQm及びMISFETQn形成領域は、フォトレジスト膜等
の不純物導入用マスクで覆われている。
ジスタQm及びMISFETQn形成領域は、フォトレジスト膜等
の不純物導入用マスクで覆われている。
第11図に示す半導体領域13を形成する工程の後に、絶縁
膜14を形成し、接続孔15を形成する。そして、前記第１
図に示すように、接続孔15を通して所定の半導体領域12
又は13と電気的に接続するように、導電層16を形成す
る。導電層16は、例えば、スポッタ技術で形成したアル
ミニウム膜又は所定の添加物（Si,Cu,Ti等）を含有する
アルミニウム膜で形成する。
膜14を形成し、接続孔15を形成する。そして、前記第１
図に示すように、接続孔15を通して所定の半導体領域12
又は13と電気的に接続するように、導電層16を形成す
る。導電層16は、例えば、スポッタ技術で形成したアル
ミニウム膜又は所定の添加物（Si,Cu,Ti等）を含有する
アルミニウム膜で形成する。
これら一連の製造工程によって、本実施例のEPROMは完
成する。なお、この後に、保護膜（パッシベーション
膜）等の処理を施す。
成する。なお、この後に、保護膜（パッシベーション
膜）等の処理を施す。
［実施例II］ 本実施例IIは、メモリセルを構成する電界効果トランジ
スタQmのソース領域又はドレイン領域の接合容量を低減
し、読出効率を向上した本発明の他の実施例である。
スタQmのソース領域又はドレイン領域の接合容量を低減
し、読出効率を向上した本発明の他の実施例である。
本発明の実施例IIであるEPROMの要部断面を第12図で示
す。
す。
本実施例IIの電界効果トランジスタQmは、第12図で示す
ように、ソース領域又はドレイン領域として使用される
半導体領域12の下部にp-の半導体領域18が設けられてい
る。半導体領域18は、半導体領域12と半導体基板１の接
合容量が半導体領域５で増加することを抑制するように
構成されている。すなわち、半導体領域18は、半導体領
域12の接合深さよりも深い位置に不純物濃度のピーク値
を有するように、ｎ型の不純物（例えば、リン）を導入
することで形成できる。この半導体領域18は、半導体領
域12と同一のマスク11を用い、半導体領域12の前又は後
工程で自己整合により形成すればよい。また、半導体領
域18は、ｎ型の不純物を過剰に導入し、n-型で形成して
もよい。
ように、ソース領域又はドレイン領域として使用される
半導体領域12の下部にp-の半導体領域18が設けられてい
る。半導体領域18は、半導体領域12と半導体基板１の接
合容量が半導体領域５で増加することを抑制するように
構成されている。すなわち、半導体領域18は、半導体領
域12の接合深さよりも深い位置に不純物濃度のピーク値
を有するように、ｎ型の不純物（例えば、リン）を導入
することで形成できる。この半導体領域18は、半導体領
域12と同一のマスク11を用い、半導体領域12の前又は後
工程で自己整合により形成すればよい。また、半導体領
域18は、ｎ型の不純物を過剰に導入し、n-型で形成して
もよい。
このように電界効果トランジスタQmのソース領域又はド
レイン領域として使用される半導体領域12の下部に半導
体領域18を設けることにより、半導体領域12と半導体基
板１とのpn接合部の接合容量を低減することができるの
で、読出効率を向上することができる。
レイン領域として使用される半導体領域12の下部に半導
体領域18を設けることにより、半導体領域12と半導体基
板１とのpn接合部の接合容量を低減することができるの
で、読出効率を向上することができる。
なお、本実施例II及び前記実施例Ｉでは、電界効果トラ
ンジスタQm及びMISFETQnを半導体基板１に設けたが、本
発明は、それらをp-型のウエル領域に設けてもよい。
ンジスタQm及びMISFETQnを半導体基板１に設けたが、本
発明は、それらをp-型のウエル領域に設けてもよい。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）EPROMのメモリセルをLDD構造の電界効果トランジ
スタで構成し、ドレイン側のLDD部の下部の半導体基板
（又はウエル領域）の主面部に、半導体基板と同一導電
型でかつそれよりも高い不純物濃度の半導体領域を構成
したことにより、ドレイン領域近傍における電界強度を
向上し、情報となるホットキャリアの発生量を増大でき
るので、EPROMの書込効率を向上することができる。
スタで構成し、ドレイン側のLDD部の下部の半導体基板
（又はウエル領域）の主面部に、半導体基板と同一導電
型でかつそれよりも高い不純物濃度の半導体領域を構成
したことにより、ドレイン領域近傍における電界強度を
向上し、情報となるホットキャリアの発生量を増大でき
るので、EPROMの書込効率を向上することができる。
（２）前記（１）により、ドレイン領域と前記半導体領
域とのpn接合部を高い不純物濃度で構成し、空乏領域の
伸びを抑制することができるので、電界効果トランジス
タの実効チャネル長を充分に確保し、短チャネル効果を
抑制することができる。
域とのpn接合部を高い不純物濃度で構成し、空乏領域の
伸びを抑制することができるので、電界効果トランジス
タの実効チャネル長を充分に確保し、短チャネル効果を
抑制することができる。
（３）前記（１）により、LDD部はチャネル形成領域側
への拡散距離が小さく、実効チャネル長を充分に確保す
ることができるので、短チャネル効果を抑制することが
できる。
への拡散距離が小さく、実効チャネル長を充分に確保す
ることができるので、短チャネル効果を抑制することが
できる。
（４）前記（２）又は（３）により、電界効果トランジ
スタの占有面積を縮小することができるので、集積度を
向上することができる。
スタの占有面積を縮小することができるので、集積度を
向上することができる。
（５）前記（１）の構成に、周辺回路を構成する電界効
果トランジスタのLDD部よりも高い不純物濃度で、メモ
リセルを構成する電界効果トランジスタのLDD部を構成
する構成を設けることにより、ドレイン領域近傍におけ
る電界強度を高めてホットキャリアを発生させる最適な
不純物濃度でLDD部を構成することができるので、より
メモリセルへの書込効率を向上することができる。
果トランジスタのLDD部よりも高い不純物濃度で、メモ
リセルを構成する電界効果トランジスタのLDD部を構成
する構成を設けることにより、ドレイン領域近傍におけ
る電界強度を高めてホットキャリアを発生させる最適な
不純物濃度でLDD部を構成することができるので、より
メモリセルへの書込効率を向上することができる。
（６）前記（５）により、LDD部の不純物濃度を高め、
ソース領域とドレイン領域間の抵抗値を低減することが
できるので、読出効率を高めることができる。
ソース領域とドレイン領域間の抵抗値を低減することが
できるので、読出効率を高めることができる。
（７）前記（１）、（４）及び（６）により、EPROMの
高書込効率化、高読出効率化及び高集積化を図ることが
できる。
高書込効率化、高読出効率化及び高集積化を図ることが
できる。
（８）前記（１）の構成に、電界効果トランジスタのソ
ース側のLDD部の下部にも前記半導体領域を構成する構
成を設けることにより、ソース領域側の少数キャリアの
注入効率を低減することができるので、電界効果トラン
ジスタのソース領域とドレイン領域間の耐圧を向上する
ことができる。
ース側のLDD部の下部にも前記半導体領域を構成する構
成を設けることにより、ソース領域側の少数キャリアの
注入効率を低減することができるので、電界効果トラン
ジスタのソース領域とドレイン領域間の耐圧を向上する
ことができる。
（９）前記（８）により、EPROMの電気的信頼性を向上
することができる。
することができる。
以上、本発明者によってなされた発明を前記実施例にも
とづき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
とづき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
本発明は、EPROMに限らず、フローティングゲート電極
を有し、これに電荷の形で情報を蓄積する電界効果トラ
ンジスタに広く適用できる。
を有し、これに電荷の形で情報を蓄積する電界効果トラ
ンジスタに広く適用できる。
第１図は、本発明の実施例ＩであるEPROMの要部断面
図、 第２図は、第１図に示すEPROMのメモリセルを構成する
電界効果トランジスタの拡大断面図、 第３図は、前記電界効果トランジスタ等を構成する半導
体領域の不純物濃度分布を示す図、 第４図乃至第11図は、本発明の実施例ＩであるEPROMの
製造方法を各製造工程毎に示す要部断面図、 第12図は、本発明の実施例IIであるEPROMの要部断面図
である。 図中、１……半導体基板、２……ウエル領域、5,10,10
A,12,13……半導体領域、6,8A,8B……ゲート絶縁膜、７
……フローティングゲート電極、９……コントロールゲ
ート電極又はゲート電極、16……導電層、Qm……電界効
果トランジスタ、Qn,Qp……MISFETである。
図、 第２図は、第１図に示すEPROMのメモリセルを構成する
電界効果トランジスタの拡大断面図、 第３図は、前記電界効果トランジスタ等を構成する半導
体領域の不純物濃度分布を示す図、 第４図乃至第11図は、本発明の実施例ＩであるEPROMの
製造方法を各製造工程毎に示す要部断面図、 第12図は、本発明の実施例IIであるEPROMの要部断面図
である。 図中、１……半導体基板、２……ウエル領域、5,10,10
A,12,13……半導体領域、6,8A,8B……ゲート絶縁膜、７
……フローティングゲート電極、９……コントロールゲ
ート電極又はゲート電極、16……導電層、Qm……電界効
果トランジスタ、Qn,Qp……MISFETである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 (72)発明者 目黒 怜 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭53−100779（ＪＰ，Ａ) 特開 昭60−137068（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板又はウエル領域の主面部にフロ
ーティングゲート電極を有さないLDD構造の第１電界効
果トランジスタとフローティングゲート電極を有するLD
D構造の第２電界効果トランジスタとを備えた半導体集
積回路装置であって、前記第２電界効果トランジスタの
LDD部の不純物濃度が前記第１電界効果トランジスタのL
DD部の不純物濃度よりも高くされて成り、その第２電界
効果トランジスタのLDD部及びドレイン領域に接して前
記半導体基板又はウエル領域と同一導電型でかつそれよ
りも高い不純物濃度を有する半導体領域が設けられて成
ることを特徴とする半導体集積回路装置。 - 【請求項２】前記第２電界効果トランジスタは、紫外線
消去型の不揮発性記憶機能のメモリセルを構成し、前記
第１電界効果トランジスタは、不揮発性記憶機能の周辺
回路を構成して成ることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239301A JPH0793381B2 (ja) | 1985-10-28 | 1985-10-28 | 半導体集積回路装置 |
| KR1019860008866A KR960001342B1 (ko) | 1985-10-28 | 1986-10-23 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60239301A JPH0793381B2 (ja) | 1985-10-28 | 1985-10-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62101068A JPS62101068A (ja) | 1987-05-11 |
| JPH0793381B2 true JPH0793381B2 (ja) | 1995-10-09 |
Family
ID=17042688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60239301A Expired - Fee Related JPH0793381B2 (ja) | 1985-10-28 | 1985-10-28 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0793381B2 (ja) |
| KR (1) | KR960001342B1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4979005A (en) * | 1986-07-23 | 1990-12-18 | Texas Instruments Incorporated | Floating-gate memory cell with tailored doping profile |
| JP2602244B2 (ja) * | 1987-09-24 | 1997-04-23 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH0821636B2 (ja) * | 1988-02-03 | 1996-03-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP2844475B2 (ja) * | 1989-07-21 | 1999-01-06 | セイコーインスツルメンツ株式会社 | 半導体不揮発性メモリ |
| FR2642900B1 (fr) * | 1989-01-17 | 1991-05-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
| IT1229168B (it) * | 1989-04-10 | 1991-07-22 | Sgs Thomson Microelecyronics S | Cella di memoria uprom con struttura compatibile con la fabbricazione di matrici di celle eprom a tovaglia con linee di source e drain autoallineate, e processo per la sua fabbricazione |
| JP2509697B2 (ja) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US5622880A (en) * | 1994-08-18 | 1997-04-22 | Sun Microsystems, Inc. | Method of making a low power, high performance junction transistor |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53100779A (en) * | 1977-02-15 | 1978-09-02 | Toshiba Corp | Production of insulated gate type semiconductor device |
| JPS60137068A (ja) * | 1983-12-26 | 1985-07-20 | Matsushita Electronics Corp | 半導体装置 |
-
1985
- 1985-10-28 JP JP60239301A patent/JPH0793381B2/ja not_active Expired - Fee Related
-
1986
- 1986-10-23 KR KR1019860008866A patent/KR960001342B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62101068A (ja) | 1987-05-11 |
| KR960001342B1 (ko) | 1996-01-26 |
| KR870004529A (ko) | 1987-05-11 |
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