KR0158939B1 - 반도체직접회로장치의 제조방법 - Google Patents

Abstract

반도체집적회로장치의 제조방법에 관한 것으로서, 정보의 소거효율, 정보의 라이트특성의 향상, 전기적신뢰성의 도모, 동작속도의 고속화 및 고집적화를 도모하기 위해, 반도체기판의 주면의 상부에 제1게이트절연막, 제1게이트절연막의 상부에 플로팅게이트전극, 플로팅게이트전극의 상부에 제2게이트절연막, 제2게이트절연막의 상부에 컨트롤게이트전극을 형성하고, 컨트롤게이트전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 반도체기판내에 제1반도체영역을 형성하고, 컨트롤게이트전극의 다른쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 반도체기판내에 제2반도체영역을 형성한다.

이러한 제조방법을 이용하는 것에 의해, 정보의 소거효율, 정보의 라이트특성의 향상, 전기적 신뢰성, 동작속도의 고속화가 도모된다.

Description

반도체집적회로장치의 제조방법

제1도는 본 발명의 실시예1인 EEPROM의 구성을 도시한 주요부 단면도.

제2도~제10도는 각 제조공정마다 도시한 상기 EEPROM의 주요부 단면도.

제11도~제21도는 각 제조공정마다 도시한 상기 EEPROM의 주요부 단면도.

* 도면의 주요부분에 대한 부호의 설명

2,3 : 웰영역 6,8 : 게이트절연막

7,9 : 게이트전극 11,12,13,14,15,17,18 : 반도체영역

11n,12n,13n,14n : 불순물 Qm : 플래시형 불휘발성 메모리소자

Qn,Qp : MISFET

본 발명은 반도체집적회로장치의 제조방법에 관한 것으로서, 특히 불휘발성 기억회로를 갖는 반도체집적회로장치의 제조방법에 적용해서 유효한 기술에 관한 것이다.

전기적 소거가 가능한 리드전용의 불휘발성 기억회로(Electrically Erasable Programmable Read Only Memory)의 불휘발성 메모리소자로서 1소자형의 불휘발성 메모리소자가 제안되어 있다. 이 불휘발성 메모리소자는 정보축적용 게이트전극(플로팅게이트전극) 및 제어용 게이트전극(컨트롤 게이트전극)을 갖는 전계효과트랜지스터로 구성되어 있다. 전계효과 트랜지스터의 소오스영역은 소오스선에 접속되고, 드레인영역은 데이터선에 접속되어 있다.

상기 불휘발성 메모리소자는 플래시(Flash)형 불휘발성 메모리소자라 불리워지며, 열전자(hot electron) 라이트형이고 또한 터널소거형으로 구성되어 있다. 즉, 불휘발성 메모리소자의 정보의 라이트동작은 드레인영역 근방의 고전계에서 열전자를 발생시키고 이 열전자를 정보축적용 게이트전극에 주입하는 것에 의해 실행하고 있다. 한편, 불휘발성 메모리소자의 정보소거동작은 정보축적용 게이트전극에 축적된 전자를 소오스영역으로 터널방출하는 것에 의해 실행하고 있다.

이 플래시형 불휘발성 메모리소자로 구성되는 EEPROM은 상술한 바와 같이 1소자형으로 셀면적을 축소할 수 있으므로, 대용량화를 도모할 수 있는 특징이 있다.

또한, 상술한 EEPROM에 대해서는 1985년, IEDM Technical Digest, pp. 468~471에 기재되어 있다.

본 발명자는 상술한 EEPROM에 대해서 검토한 결과, 다음과 같은 문제점이 있는 것을 발견하였다.

[1] 상기 플래시형 불휘발성 메모리소자의 정보소거동작에 있어서, 정보소거효율을 향상시키기 위해서는 소오스영역의 불순물 농도를 높게 하고 또한 접합깊이를 깊게 구성할 필요가 있다. 즉, 소오스영역의 불순물 농도를 높게 하면 소오스 영역 표면의 공핍화를 저감하여 소오스영역 표면의 전압강하를 감소시킬 수 있으므로 터널전류량을 증가시킬 수 있다. 또, 소오스영역의 접합깊이를 깊게 하면 소오스영역의 채널형성영역측으로의 확산량이 증가하고, 소오스영역과 정보축적용 게이트전극의 중첩면적이 증가하여 터널면적이 증가하므로 터널전류량을 증가시킬 수 있다. 그러나, 상기 소오스영역, 드레인영역의 각각은 동일제조공정에서 형성되어 있으므로, 드레인영역의 불순물농도가 높고 접합깊이가 깊어진다. 즉, 드레인영역과 정보축적용 게이트전극의 중첩면적이 증대되므로 커플링용량이 중대한다. 이 때문에, 정보의 라이트동작에 있어서 제어용게이트전극이 접지되고, 드레인전극이 고전위로 된 비선택의 메모리셀은 상기 커플링용량에 의해 정보축적용 게이트전극의 전위가 상승하여 메모리소자가 도통상태로 되므로 누설전류가 흘러 선택된 메모리소자의 정보의 라이트특성이 저하한다.

[2] 또, 상기 드레인영역의 불순물 농도가 높아지면 드레인 영역 근방의 전계강도가 높아진다. 이 때문에, 정보의 라이트동작에 있어서 이미 라이트가 실행되어 드레인 전극만 고전위로 된 비선택상태의 불휘발성 메모리소자가 핫홀(hot hole)을 발생하여 소거되어 버리므로 전기적 신뢰성이 저하된다. 또, 상기 드레인영역의 불순물농도가 높고 접합깊이가 깊어지면 정보의 라이트동작에 있어서 이미 라이트가 실행되어 드레인전극만 고전위로 된 비선택상태의 불휘발성 메모리소자가 정보축적용 게이트전극과 드레인 영역 사이에서 터널하기 쉽게 되므로 오소거를 일으켜 전기적 신뢰성이 저하된다.

[3] 또, 상기 드레인영역의 불순물농도가 높고 또한 접합깊이가 깊어지면 데이터선에 부가되는 기생용량이 증대한다. 이 때문에, 정보의 리드동작속도가 저하되므로 동작속도의 고속화를 도모할 수 없다.

[4] 또, 상기 [1]의 문제점을 해결하기 위해 채널길이를 길게 하여 드레인영역-정보축적용 게이트전극간에 형성되는 커플링용량을 상대적으로 작게 하는 것이 고려된다. 그러나, 체널길이의 증가는 불휘발성 메모리소자의 점유면적을 증대시키므로 고집적화를 도모할 수 없다.

본 발명의 목적은 불휘발성 기억회로를 갖는 반도체 집적회로장치의 제조방법에 있어서 정보소거효율을 향상시킴과 동시에 정보의 라이트특성을 향상시킬 수 있는 기술을 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체집적회로장치의 제조방법에 있어서 전기적신뢰성을 향상시킬 수 있는 기술을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 반도체집적회로장치의 제조방법에 있어서 동작속도의 고속화를 도모할 수 있는 기술을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 반도체집적회로장치의 제조방법에 있어서 고집적화를 도모할 수 있는 기술을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 반도체집적회로장치의 제조방법에 있어서 제조공정수를 저감할 수 있는 기술을 제공하는 것이다.

본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.

본 발명은 주면을 갖는 반도체기판, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 상기 반도체기판내에서 상기 제1반도체영역과 제2반도체영역 사이에 형성된 채널형성영역, 상기 채널형성영역의 상부에 형성된 제1게이트절연막, 상기 제1게이트절연막의 상부에 형성된 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 형성된 제2게이트절연막 및 상기 제2게이트절연막의 상부에 형성된 컨트롤게이트전극으로 이루어지는 메모리셀을 갖는 반도체기억장치의 제조방법에 있어서, 반도체기판의 주면의 상부에 제1게이트절연막, 상기 제1게이트절연막의 상부에 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 제2게이트절연막, 상기 제2게이트절연막의 상부에 컨트롤게이트전극을 형성하는 공정, 상기 컨트롤게이트전극의 한쪽 끝부에 대해서 자기 정합적으로 불순물을 도입해서 상기 반도체기판내에 제1반도체영역을 형성하는 공정 및 상기 컨트롤게이트전극의 다른쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제2반도체영역을 형성하는 공정을 포함한다.

상술한 방법에 의하면, [1] 상기 불휘발성 메모리소자의 전계효과 트랜지스터의 소오스영역의 불순물 농도를 높게 한 것에 의해, 정보소거동작에 있어서의 소오스영역 표면의 공핍화를 저감하여 소오스영역 표면의 전압강하를 감소시킬 수 있으므로 터널전류량을 증가시켜 정보소거효율을 향상시킬 수 있다.

[2] 또, 상기 소오스영역의 접합깊이를 깊게 한 것에 의해 소오스영역의 채널형성영역측으로의 확산량을 증가시키고 소오스영역과 정보축적용 게이트전극의 중첩면적을 증가시켜 터널면적을 증가시킬 수 있으므로 터널전류량을 증가시켜 정보소거효율을 향상시킬 수 있다.

[3] 또, 상기 드레인영역의 불순물농도를 낮게 한 것에 의해 드레인영역 근방의 전계강도를 완화시켜 핫홀의 발생을 저감할 수 있으므로, 정보의 라이트동작시에 있어서 이미 라이트된 비선택상태의 불휘발성 메모리소자의 정보가 소거되는 것을 방지할 수 있어 전기적 신뢰성을 향상시킬 수 있다. 또, 드레인영역의 불순물농도를 낮게 한 것에 의해 표면이 공핍화되기 쉽게 되므로 터널전류량을 감소시켜 이미 라이트된 메모리소자의 정보가 소거되는 것을 방지할 수 있다.

[4] 또, 상기 드레인영역의 접합깊이를 얕게 한 것에 의해 드레인영역의 채널형성영역측으로의 확산량을 저감하고 드레인영역과 정보축적용 게이트전극의 중첩면적을 저감해서 드레인영역-정보축적용 게이트전극간의 커플링용량을 저감할 수 있으므로, 정보의 라이트동작시에 있어서의 비선택상태의 메모리셀의 도통현상을 방지하고 누설전류를 방지해서 정보의 라이트 특성을 향상시킬 수 있다.

[5] 또, 상기 드레인영역의 불순물농도를 낮게 또한 접합깊이를 얕게 하는 것에 의해 데이터선에 부과되는 기생용량을 저감하여 정보의 리드동작속도를 빠르게 할 수 있으므로 동작속도의 고속화를 도모할 수 있다.

[6] 또, 상기[4]의 커플링용량을 저감하는 것에 의해 불휘발성 메모리소자의 채널길이를 축소할 수 있으므로 셀면적을 축소하여 고집적화를 도모할 수 있다.

이하, 본 발명의 구성에 대해서 플래시형 불휘발성 메모리소자로 구성된 EEPROM을 갖는 반도체집적회로장치의 제조방법에 본 발명을 적용한 실시예1와 함께 설명한다.

또한, 실시예를 설명하기 위한 모든 도면에 있어서 동일한 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.

본 발명의 실시예1인 EEPROM의 구성을 제1도(주요부 단면도)에 도시한다. 제1도는 도면 중 좌측에 플래시형 불휘발성 메모리소자를, 도면중 우측에 주변회로소자를 각각 도시하고 있다.

제1도에 도시한 바와 같이 EEPROM은 단결정규소로 이루어지는 p-형 반도체기판(1)로 구성되어 있다. 플래시형 메모리소자Qm 및 n채널 MISFETQn의 형성영역에 있어서 반도체기판(1)의 주면부에는 p형 웰영역(3)이 마련되어 있다. p채널MISFETQp의 형성영역에 있어서 반도체기판(1)의 주면부에는 n형 웰영역(2)가 마련되어 있다.

소자형성영역사이에 있어서, n형 웰영역(2)와 p형 웰영역(3)의 각각의 주면상에는 소자분리용 절연막(4)가 마련되어 있다. p형 웰영역(3)의 주면부에는 소자분리용 절연막(4) 아래에 p형 채널스토퍼영역(5)가 마련되어 있다.

플래시형 불휘발성 메모리소자Qm은 소자분리용 절연막(4) 및 채널스토퍼영역(5)에 의해 주위가 규정된 영역내에 있어서 p형 웰영역(3)의 주면에 구성되어 있다. 즉, 플래시형 불휘발성 메모리소자Qm은 p형 웰영역(3), 게이트절연막(6), 정보축적용 게이트전극(플로팅 게이트전극)(7), 게이트절연막(8), 제어용 게이트전극(컨트롤게이트전극)(9), 소오스영역 및 드레인영역으로 구성되어 있다. 이 플래시형 불휘발성 메모리소자Qm은 n채널 전계효과 트랜시스터로 구성되며, 1소자형으로 구성되어 있다.

상기 p형 웰영역(3)은 채널형성영역으로서 사용되고 있다.

게이트절연막(6)은 p형 웰영역(3)의 표면을 산화해서 형성한 산화규소막으로 형성되어 있다. 게이트절연막(6)은 예를 들면 100~150Å정도의 막두께로 형성되어 있다.

정보축적용 게이트전극(7)은 예를 들면 n형 불순물이 도입된 다결정규소막으로 형성되어 있다.

게이트절연막(8)은 예를 들면 정보축적용 게이트전극(7)(다결정 규소막)의 표면을 산화한 산화규소막으로 형성되어 있다. 게이트절연막(8)은 예를 들면 200~250Å정도의 막두께로 형성되어 있다.

제어용 게이트전극(9)는 예를 들면 n형 불순물이 도입된 다결정 규소막으로 형성되어 있다. 또, 제어용 게이트전극(9)는 고융점금속막 또는 고융점금속실리사이드막의 단층 또는 다결정규소막상에 그들의 금속막을 적층한 복합막으로 형성해도 좋다. 이 제어용 게이트전극(9)는 그 게이트폭방향으로 인접해서 배치된 다른 플래시형 불휘발성 메모리소자Qm의 제어용 게이트전극(9)와 일체로 구성되고, 워드선(WL)을 구성하고 있다.

소오스영역은 고불순물농도의 n+형 반도체영역(11) 및 저불순물농도의 n형 반도체영역(12)로 구성되어 있다. n형 반도체영역(12)는 n+형 반도체영역(11)의 바깥둘레를 따라서 마련되어 있다. 즉, 소오스영역은 소위 2중 확산구조로 구성되어 있다. 고불순물농도의 n+형 반도체영역(11)은 주로 불순물농도를 높이고, 또 접합깊이를 깊게 하기 위해 구성되어 있다. 저불순물농도의 n형 반도체영역(12)는 주로 접합깊이를 깊게 하기 위해 구성되어 있다. 즉, 소오스영역은 정보소거동작시에 제어용 게이트전극(9)와의 사이에 고전압이 인가된 경우, 표면이 공핍화되지 않도록 n+형 반도체영역(11)에 의해 불순물농도를 높이고 있다. 또, 소오스영역은 고불순물농도의 n+형 반도체영역(11) 또는 저불순물농도의 n형 반도체영역(12)또는 양자에 의해 채널형성영역측으로의 확산량(확산거리)를 증가시키고, 정보축적용 게이트전극(7)과의 중첩면적(오버랩량)을 증가시켜 정보소거동작시의 터널면적을 증가시키고 있다. 반도체영역(11),(12)의 각각은 게이트전극(7) 및 (9)에 대해서 자기정합적으로 형성되어 있다.

상기 드레인영역은 저불순물농도의 n형 반도체영역(14) 및 고불순물농도의 n+형 반도체영역(17)로 구성되어 있다. 이 드레인영역의 저불순물농도의 n형 반도체영역(14)는 플래시형 불휘발성 메모리소자Qm의 특히 정보의 라이트특성을 제어하도록 구성되어 있다. 즉, 이 저불순물농도의 n형 반도체영역(14)는 상기 소오스영역의 고불순물농도의 n+형 반도체영역(11)에 비해서 저불순물농도로 접합깊이를 얕게 구성하고 있지만 라이트동작시에는 열전자의 발생이 충분하게 되는 농도로 구성하고 있다. 즉, 드레인 영역은 주로 라이트동작시 선택메모리소자에 있어서는 저불순물농도의 n형 반도체영역(14)에 의해 열전자의 발생을 유지하면서 비선택메모리소자에 있어서는 드레인영역 근방의 전계강도를 완화시켜 플래시형 불휘발성 메모리소자에 있어서의 핫홀의 발생을 저감할 수 있도록 구성되어 있다. 또, 드레인영역은 주로 접합깊이가 얕은 n형 반도체영역(14)에 있어서 채널형성영역측으로의 확산량을 저감하고, 정보축적용 게이트전극(7)과의 중첩면적을 저감하여 드레인영역 정보축적용 게이트전극(7)간에 형성되는 커플링용량을 저감할 수 있도록 구성되어 있다. n형 반도체영역(14)는 게이트전극(7) 및 (9)에 대해서 자기정합적으로 형성되어 있다. n+형 반도체영역(17)은 게이트전극(7) 및 (9)에 대해서 자기정합적으로 형성된 사이드월스페이서(16)에 대해서 자기정합적으로 형성되어 있다.

상기 드레인영역의 바깥둘레를 따른 반도체기판(1)의 주면부에는 고불순물농도의 p+형 반도체영역(13)이 마련되어 있다. p+형 반도체영역(13)은 드레인영역 근방의 전계강도를 높이고, 특히 정보의 라이트동작시에 선택상태의 플래시형 불휘발성 메모리소자Qm에 있어서의 열전자의 발생을 촉진하여 정보의 라이트효율을 향상시킬 수 있도록 구성되어 있다.

이 플래시형 불휘발성 메모리소자Qm의 드레인영역인 n+형 반도체영역(17)에는 배선(데이타선DL)(21)이 접속되어 있다. 배선(21)은 층간절연막(19)상으로 연장하고, 층간절연막(19)에 형성된 접속구멍(20)을 통해서 n+형 반도체영역(17)에 접속되어 있다. 배선(21)은 예를 들면 알루미늄합금막으로 형성되어 있다.

상기 플래시형 불휘발성 메모리소자Qm의 정보의 라이트동작, 정보의 리드동작 및 정보소거동작의 각각에 있어서 사용되는 1예의 동작전압에 대해서는 다음의 표로 나타낸다.

디코더회로등의 주변회로소자는 이것에 한정되지 않지만 상보형 MISFET(CMOS)로 구성되어 있다. CMOS중 n채널MISFETQn은 소자분리용 절연막(4) 및 채널스토퍼영역(5)에 의해 주위가 규정되고, p형 웰영역(3), 게이트절연막(8), 게이트전극(9), 소오스영역 및 드레인영역인 1쌍의 n형 반도체영역(114) 및 n+형 반도체영역(17)로 구성되어 있다. n채널MISFETQn은 LDD구조로 구성되어 있다. 이 N채널MISFETQn의 n+형 반도체영역(17)에는 배선(21)이 접속되어 있다.

CMOS중 p채널MISFETQp는 소자분리용 절연막(4)에 의해 주위가 규정되고, n형 웰영역(2)의 주면에 구성되어 있다. 즉, p채널MISFETQp는 n형 웰영역(2),게이트절연막(8), 게이트전극(9), 소오스영역 및 드레인영역인 1쌍의 p형 반도체영역(15) 및 p+형 반도체영역(18)로 구성되어 있다. p채널MISFETQp는 LDD구조로 구성되어 있다. 이 p채널MISFETQp의 p+형 반도체영역(18)에는 배선(21)이 접속되어 있다.

다음에, 상기 EEPROM의 제조방법에 대해서 제2도~제10도(각 제조공정마다 도시한 주요부 단면도)을 사용해서 간단히 설명한다.

우선, p-형 반도체기판(1)을 준비한다.

다음에, p채널MISFETQp의 형성영역에 있어서 반도체기판(1)의 주면부에 n형 웰영역(2)를 형성한다. 상기 n형 웰영역(2)는 예를 들면 2×10 ~3×10 atoms/㎤ 정도의 불순물농도로 형성되어있다. 그 후, 플래시형 불휘발성 메모리소자Qm과 n채널MISFETQn의 각각의 형성영역에 있어서 반도체기판(1)의 주면부에 p형 웰영역(3)을 형성한다.

다음에, n형 웰영역(2), p형 웰영역(3)의 각각의 주면상에 소자분리용 절연막(4)를 형성함과 동시에 p형 웰영역(3)의 주면부에 p형 채널스토퍼영역(5)를 형성한다.

다음에, 제2도에 도시한 바와 같이, 반도체소자형성영역에 있어서 n형 웰영역(2), p형 웰영역(3)의 각각의 주면상에 게이트절연막(6)을 형성한다.

다음에, 게이트절연막(6)상을 포함하는 기판전면에 도전막(7A)를 형성한다. 도전막(7A)는 예를 들면 CVD법으로 퇴적시킨 다결정규소막으로 형성한다. 이다결정규소막에는 n형 불순물, 예를 들면 인(P)이 도입되어 저저항화된다. 그 후, 제3도에 도시한 바와 같이 도전막(7A)를 소정의 형상으로 패터닝한다. 도전막(7A)는 플래시형 불휘발성 메모리소자Qm의 형성영역에만 잔존하고, 도전막(7A)는 채널폭방향의 치수가 규정되어 있다.

다음에, 플래시형 불휘발성 메모리소자Qm의 형성영역에 있어서 도전막(7A)의 표면에 게이트절연막(8)을 형성한다. 이 공정과 실질적으로 동일한 제조공정에 의해 n채널MISFETQn의 형성영역의 p형 웰영역(3), p채녈MISFETQp의 형성영역의 n형 웰영역(2)의 각각의 주면상에 게이트절연막(8)을 형성한다. 그 후, 제4도에 도시한 바와 같이, 게이트절연막(8)상을 포함하는 기판전면에 도전막(9A)을 형성한다. 도전막(9A)는 예를 들면 CVD법으로 퇴적시킨 다결정규소막으로 형성한다.이 다결정규소막에는 n형 불순물, 예를 들면 인(P)이 도입되어 저저항화된다.

다음에, 플래시형 불휘발성 메모리소자Qm의 형성영역에 있어서 도전막(9A), (7A)의 각각을 순차 패터닝하여 제어용 게이트전극(9) 및 정보축적용 게이트전극(7)을 형성한다. 이 패터닝은 RIE 등의 이방성에칭을 사용한 소위 랩커트(lap cut)기술에 의해 실행한다. 그 후, 주변회로소자의 형성영역의 도전막(9A)에 패터닝을 실시하여 게이트전극(9)을 형성한다. 그 후, 기판전면에 산화처리를 실시하여 제5도에 도시한 바와 같이 각 게이트전극(7), (9)의 각각의 표면을 피복하는 절연막(10)을 형성한다. 절연막(10)은 주로 플래시형 불휘발성 메모리소자Qm의 정보 축적용 게이트전극(7)에 축적된 정보의 유지특성을 향상시키기 위해 형성되어 있다.

다음에, 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역이 개구된 불순물 도입용 마스크(30)을 형성한다. 불순물 도입용 마스크(30)은 예들 들면 포토레지스트막으로 형성한다. 그 후, 제6도에 도시한 바와 같이, 상기 불순물 도입용 마스크(30)을 사용하여 소오스영역의 형성영역으로 되는 p형 웰영역(3)의 주면부에 n형 불순물(12n), (11n)의 각각을 순차 도입한다. 이 n형 불순물(12n), (11n)의 각각의 도입순서는 반대라도 좋다. n형 불순물(12n)은 예를 들면 1×10 ~ 1×10 atoms/cm 정도의 불순물농도(도즈량)의 P이온을 사용하여 50KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. n형 불순물(11n)은 예를 들면 5×10 ~ 1×10 atoms/cm 정도의 불순물농도(도즈량)의 As이온을 사용하여 60KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. n형불순물(11n) 및 (12n)은 동일 불순물 도입용 마스크(30)을 사용해서 도입되고, 정보축적용 게이트전극(7) 및 제어용 게이트전극(9)에 대해서 자기정합적으로 도입되어 있다. 그리고, 상기 불순물도입용 마스크(30)을 제거한다.

다음에, 플래시형 불휘발성 메모리소자Qm의 드레인영역의 형성영역이 개구된 불순물 도입용 마스크(31)을 형성한다. 불순물 도입용 마스크(31)은 예를 들면 포토레지스트막으로 형성한다. 그 후 제7도에 도시한 바와 같이 상기 불순물 도입용 마스크(31)을 사용하여 드레인영역의 형성영역으로 되는 p형 웰영역(3)의 주면부에 p형 불순물(13p)를 도입한다. p형 불순물(13p)는 예를 들면 5×10 ~ 1.5×10 atoms/cm 정도의 불순물농도(도즈량)의 BF이온을 사용하여 60KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. p형불순물(13p)는 정보축적용 게이트전극(7) 및 제어용 게이트전극(9)에 대해서 자기정합적으로 도입되어 있다. 그리고, 상기 불순물 도입용 마스크(31)을 제거한다.

다음에, 질소가스 분위기중에서 약 1000℃의 열처리를 실시하여 상기 도입된 n형 불순물(11n),(12n) 및 p형 불순물(13p)의 각각에 신장 확산을 실시한다. 상기 n형 불순물(12n)의 확산에 의해 n형 반도체영역(12)을 형성할 수 있다. n형 반도체영역(12)는 약 0.5㎛정도의 깊은 접합깊이로 형성된다. 상기 n형 불순물(11n)의 확산에 의해 고불순물농도의 n+형 반도체영역(11)을 형성할 수 있다. n+형 반도체영역(11)은 약 0.3㎛정도의 깊은 접합깊이로 형성된다.

상기 p형 불순물(11n)의 확산에 의해 고불순물농도의 p+형 반도체영역(13)을 형성할 수 있다. p+형 반도체영역(13)은 약 0.3~0.5㎛정도의 깊은 접합깊이로 형성된다.

다음에, 플래시형 불휘발성 메모리소자Qm의 형성영역이 개구된 불순물 도입용 마스크를 형성한다. 불순물 도입용 마스크(32)는 예를 들면 포토레지스트막으로 형성한다. 그 후, 제8도에 도시한 바와 같이 상기 불순물 도입용 마스크(32)를 사용하여 주로 p+형 반도체영역(13)의 주면부에 n형 불순물(14m)을 도입한다. n형 불순물(14n)은 예를 들면 5×10 ~ 3×10 atoms/cm 정도의 불순물농도(도즈량)의 As이온을 사용하여 60KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. n형 불순물(14n)은 정보축적용 게이트전극(7) 및 제어용 게이트전극(9)에 대해서 자기정합적으로 도입되어 있다. n형 불순물(14n)으로 형성되는 n형 반도체영역(14)는 약 0.1~0.2㎛정도의 얕은 접합깊이로 형성된다. 그리고, 상기 n형 불순물(14n)이 도입된 후에 상기 불순물 도입용 마스크(32)를 제거한다.

다음에, n채널MISFETQn의 형성영역이 개구된 불순물 도입용 마스크를 형성한다. 그리고, 이 불순물 도입용 마스크를 사용해서 p형 웰영역(3)의 주면부에 n형 불순물을 도입하여 LDD구조를 형성하기 위한 저불순물 농도의 n형 반도체영역(114)를 형성한다. 상기 n형 불순물(114n)은 예를 들면 10 atoms/cm 정도의 저불순물농도(도즈량)의 P이온을 사용하여 50KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. 상기 n형 반도체영역(114)는 게이트전극(9)에 대해서 자기 정합적으로 형성되어 있다. 그 후, 상기 불순물 도입용 마스크는 제거된다.

다음에, p채널MISFETQp의 형성영역이 개구된 불순물 도입용 마스크를 형성한다. 그리고, 이 불순물 도입용 마스크를 사용해서 n형 웰영역(2)의 주면부에 p형 불순물을 도입하여 LDD구조를 형성하기 위한 저불순물농도의 p형 반도체영역(15)를 형성한다. 상기 p형 불순물은 예를 들면 10 atoms/cm 정도의 저불순물농도의 BF이온을 사용하여 60KeV 정도의 에너지의 이온주입법에 의해 도입되어 있다. 상기 p형 반도체영역(15)는 게이트전극(9)에 대해서 자기정합적으로 형성되어 있다. 그 후, 제9도에 도시한 바와 같이 상기 불순물 도입용 마스크는 제거된다.

다음에, 각 게이트전극(7),(9)의 각각의 측벽에 사이드윌스페이서(16)을 형성한다. 사이드월스페이서(16)은 예를 들면 기판전면에 CVD법으로 산화규소막을 퇴적하고, 이 퇴적한 막두께에 상당하는 만큼 기판전면에 RIE 등의 이방성에칭을 실시하는 것에 의해 형성할 수 있다.

다음에, 상기 이방성에칭에 의해 n형 웰영역(2), p형 웰영역(3) 등의 주면이 노출되므로 산화처리를 실시하여 그들 표면을 얇은 산화규소막으로 피복한다.

다음에, 플래시형 불휘발성 메모리소자Qm, n채널MISFETQn의 각각의 형성영역이 개구된 불순물 도입용 마스크를 형성한다. 그리고, 이 불순물 도입용 마스크를 사용해서 각 영역의 주면부에 n형 불순물을 도입하여 고불순물농도의 n+형 반도체영역(17)을 형성한다. 상기 n형 불순물(17n)은 예를 들면 5×10 atoms/cm 정도의 저불순물농도(도즈량)의 As이온을 사용하여 60KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. n+형 반도체영역(17)은 약 0.2㎛정도의 접합깊이로 형성된다. 상기 n+형 반도체영역(17)은 각 게이트전극(7) 및 (9)에 대해서 자기정합적으로 형성되어 있다. 그 후, 상기 불순물 도입용 마스크는 제거된다. 이 n+형 반도체영역(17)을 형성하는 공정에 의해 플래시형 불휘발성 메모리소자Qm인 전계효과 트랜지스터 및 n채널MISFETQn이 완성된다.

다음에, p채널MISFETQp의 형성영역이 개구된 불순물 도입용 마스크를 형성한다. 그리고, 이 불순물 도입용 마스크를 사용해서 p형 반도체영역(15)의 주면부에 p형 불순물을 도입하여 고불순물농도의 p+형 반도체영역(18)을 형성한다. 상기 p형 불순물은 예를 들면 2×10 atoms/cm 정도의 고불순물농도의 BF이온을 사용하여 60KeV정도의 에너지의 이온주입법에 의해 도입되어 있다. 상기 p+형 반도체영역(18)은 게이트전극(9)에 대해서 자기정합적으로 형성되어 있다. 그 후, 제10도에 도시한 바와 같이 상기 불순물 도입용 마스크는 제거된다. 이 p+형 반도체영역(18)을 형성하는 것에 의해 p채널MISFETQp가 완성된다.

다음에, 기판전면에 층간절연막(19)를 형성한다. 층간절연막(19)는 예를 들면 CVD법으로 퇴적시킨 BPSG막으로 형성한다. 그리고, 상기 층간절연막(19)에 접속구멍(20)을 형성하고, 층간절연막(19)에 글라스플로우(glass flow)를 실시한 후, 상기 제1도에 도시한 바와 같이 배선(21)을 형성한다. 이들 일련의 제조공정을 실시하는 것에 의해 본 실시예의 EEPROM이 완성된다. 또한, 도시하지 않았지만 배선(21)의 상부에는 비활성화막이 마련되도록 되어 있다.

이와 같이 플래시형 불휘발성 메모리소자Qm으로 구성된 EEPROM을 구비한 반도체집적회로장치에 있어서, 상기 플래시형 불휘발성 메모리소자 Qm의 전계효과 트랜지스터의 소오스영역(n+형 반도체영역(11))의 불순물농도를 높게 구성하고, 드레인영역(n형 반도체영역(14))의 불순물농도를 낮게 구성한다. 이 구성에 의해 [1] 상기 정보소거동작에 있어서의 소오스영역의 표면의 공핍화를 저감하여 소오스영역 표면의 전압강하를 감소시킬 수 있으므로, 터널전류량을 증가시켜 정보소거효율을 향상시킬 수 있음과 동시에, [2]상기 드레인영역 근방의 전계강도를 완화하여 핫홀의 발생 및 터널전류량을 저감할 수 있으므로, 정보의 라이트동작시에 있어서의 비선택상태인 플래시형 불휘발성 메모리소자Qm의 정보가 소거되는 것을 방지할 수 있어 전기적 신뢰성을 향상시킬 수 있다.

또, 상기 플래시형 불휘발성 메모리소자Qm의 전계효과 트랜지스터의 소오스영역(n+형 반도체영역(11))의 접합깊이를 깊게 구성하고, 드레인영역(n형 반도체영역(14))의 접합깊이를 얕게 구성한다. 이러한 구성에 의해, [3]상기 소오스영역의 채널형성영역측으로의 확산량을 증가시키고 소오스영역과 정보축적용 게이트전극(7)의 중첩면적을 증가시켜서 터널면적을 증가시킬 수 있으므로 터널전류량을 증가시켜 정보소거효율을 향상시킬 수 있음과 동시에, [4] 상기 드레인영역의 채널형성영역측으로의 확산량을 저감하고 드레인영역과 정보축적용 게이트전극(7)의 중첩면적을 저감해서 드레인영역-정보축적용 게이트전극(7)간의 커플링용량을 저감할 수 있으므로, 정보의 라이트 동작시에 있어서의 비선택상태인 메모리셀의 도통현상을 방지하고 누설전류를 방지해서 정보의 라이트특성을 향상시킬 수 있다.

또, 상기 플래시형 불휘발성 메모리소자Qm의 드레인영역(n형 반도체영역(14))의 불순물 농도를 낮게하고 또한 접합깊이를 얕게 하는 것에 의해 데이터선DL(배선(21))에 부가되는 기생용량을 저감하여 정보의 리드동작속도를 빠르게 할 수 있으므로 동작속도의 고속화를 도모할 수 있다.

또, 상기 플래시형 불휘발성 메모리소자Qm의 드레인영역-정보축적용 게이트전극(7)간에 형성되는 커플링용량을 저감하는 것에 의해 플래시형 불휘발성 메모리소자 Qm의 채널길이를 축소할 수 있으므로, 메모리셀 면적을 축소하여 고집적화를 도모할 수 있다.

또, 상기 플래시형 불휘발성 메모리소자Qm의 소오스영역의 불순물농도를 높게 또는 접합깊이를 얕게 구성하는 것에 의해 소오스영역 및 소오스선의 저항값을 저감할 수 있으므로, 소오스선의 전압강하나 상승이 없어 안정한 정보의 라이트동작, 정보의 리드동작, 정보소거동작의 각각을 실행할 수 있다.

또, 상기 플래시형 불휘발성 메모리소자 Qm의 소오스영역은 고불순물농도의 n+형 반도체영역(11)을 형성하는 n형 불순물(11n), 저불순물 농도의 n형 반도체영역(12)를 형성하는 n형 불순물(12n)의 각각을 동일 불순물 도입용 마스크(30)을 사용해서 도입하고 있으므로, 한쪽의 불순물을 도입하는 공정에 상당하는 분만큼 EEPROM의 제조공정수를 저감할 수 있다.

상기 EEPROM의 제조방법은 상술한 제조방법에 한정되지 않고 다음의 다른 제조방법으로 형성할 수 있다.

[제조방법1]

우선, 상기 제5도에 도시한 공정 다음에 제11도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(12n)을 도입한다.

다음에, 제12도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 드레인영역의 형성영역에 p형 불순물(13p) 및 n형 불순물(14n)을 도입한다.

다음에, 상기 도입된 불순물에 신장 확산을 실시하여 저불순물 농도의 n형 반도체영역(12), 고불순물 농도의 p+형 반도체영역(13), 저불순물농도의 n형 반도체영역(14)의 각각을 형성한다.

다음에, 제13도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(11n)을 도입하고, 이 n형 불순물(11n)에 신장 확산을 실시해서 n+형 반도체영역(11)을 형성한다.

그 후, 상기 제9도에 도시한 공정 및 그 이후의 공정을 실시하는 것에 의해 EEPROM이 완성된다.

[제조방법2]

우선, 상기 제5도에 도시한 공정 다음에 제14도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(12n)을 도입한다.

다음에, 제15도에 도시한 바와 같이 플래시형 불휘발성 메모리소자 Qm의 드레인영역의 형성영역에 p형 불순물(13p)를 도입한다.

다음에, 상기 도입된 불순물에 신장 확산을 실시하여 저불순물농도의 n형 반도체영역(12), 고불순물농도의 p+형 반도체영역(13)의 각각을 형성한다.

다음에, 제16도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 드레인영역의 형성영역에 n형 불순물(14n)을 도입하고, 이 n형 불순물(14n)에 신장 확산을 실시해서 저불순물농도의 n형 반도체영역(14)를 형성한다.

다음에, 제17도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(11n)을 도입하고, 이 n형 불순물(11n)에 신장 확산을 실시해서 n+형 반도체영역(11)을 형성한다.

그 후, 상기 제9도에 도시한 공정 및 그 이후의 공정을 실시하는 것에 의해 EEPROM이 완성된다.

[제조방법3]

우선, 상기 제5도에 도시한 공정 다음에 제18도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(12n)을 도입한다.

다음에, 제19도에 도시한 바와 같이 플래시형 불휘발성 메모리소자 Qm의 드레인영역의 형성영역에 n형 불순물(14n)를 도입한다.

다음에, 제20도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 소오스영역의 형성영역에 n형 불순물(11n)을 도입한다.

다음에, 상기 도입된 불순물에 신장확산을 실시하여 저불순물농도의 n형 반도체 영역(12), 고불순물농도의 n+형 반도체영역(11), 저불순물농도의 n형 반도체영역(14)의 각각을 형성한다.

다음에, 제21도에 도시한 바와 같이 플래시형 불휘발성 메모리소자Qm의 드레인영역의 형성영역에 p형 불순물(13p)을 도입하고, 이 p형 불순물(13p)에 신장 확산을 실시해서 고불순물농도의 p+형 반도체영역(13)을 형성한다.

그 후, 상기 제9도에 도시한 공정 및 그 이후의 공정을 실시하는 것에 의해 EEPROM이 완성된다.

이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

예를 들면 본 발명은 자외선소거형의 리드전용의 불휘발성 기억회로(EPROM)에 적용할 수 있다. 이 EEPROM의 플래시형 불휘발성 메모리소자는 정보축적용 게이트전극 및 제어용 게이트전극을 갖는 전계효과 트랜지스터로 구성되어 있다.

본원에 있어서 개시된 발명중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.

불휘발성 기억회로를 갖는 반도체집적회로장치에 있어서, 정보의 소거효율을 향상시킬 수 있음과 동시에 정보의 라이트특성을 향상시킬 수 있다.

또, 상기 반도체집적회로장치의 전기적 신뢰성을 향상시킬 수 있다.

또, 상기 반도체집적회로장치의 동작속도의 고속화를 도모할 수 있다.

또, 상기 반도체집적회로장치의 고집적화를 도모할 수 있다.

Claims (18)

1. 주면을 갖는 반도체기판, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 상기 반도체기판내에서 상기 제1반도체영역과 제2반도체영역 사이에 형성되는 채널형성영역, 상기 채널형성영역의 상부에 형성된 제1게이트절연막, 상기 제1 게이트절연막의 상부에 형성된 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 형성된 제2게이트절연막 및 상기 제2게이트절연막의 상부에 형성된 컨트롤 게이트전극으로 이루어지는 메모리셀을 갖고, 상기 플로팅게이트전극에 핫캐리어를 주입하고, 주입된 캐리어는 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출되는 반도체기억장치의 제조방법에 있어서, 주면의 상부에 제1게이트절연막, 상기 제1게이트절연막의 상부에 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 제2게이트절연막, 상기 제2게이트절연막의 상부에 컨트롤게이트전극이 형성된 반도체기판을 준비하는 공정, 상기 컨트롤게이트전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제1반도체영역을 형성하는 공정 및 상기 컨트롤게이트전극의 다른쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제2반도체영역을 형성하는 공정을 포함하고, 상기 제1반도체영역은 상기 제2반도체영역과 동일한 도전형이고, 상기 제1반도체영역 형성공정에 있어서의 불순물의 도즈량은 상기 제2반도체영역 형성공정에 있어서의 불순물이 도즈량보다 높고, 상기 제1반도체영역 형성공정에 있어서 상기 불순물은 상기 제2반도체영역의 상부를 덮는 마스크막을 마스크로서 사용해서 도입되는 반도체기억장치의 제조방법.
2. 제1항에 있어서, 상기 제1반도체영역 형성공정에 있어서의 불순물은 As이고, 상기 제2반도체영역 형성공정에 있어서의 불순물은 As이고, 상기 제1반도체영역 형성공정에 있어서의 As의 도즈량은 상기 제2반도체영역 형성공정에 있어서의 As의 도즈량보다 높은 반도체기억장치의 제조방법.
3. 제2항에 있어서, 상기 컨트롤게이트전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 상기 제1반도체영역보다 깊은 제3반도체영역을 형성하는 공정을 또 포함하고, 상기 제3반도체영역 형성공정에 있어서의 불순물은 P이고, 상기 제3반도체영역 형성공정에 있어서의 P의 도즈량은 상기 제1반도체영역 형성공정에 있어서의 As의 도즈량보다 낮은 반도체기억장치의 제조방법.
4. 제1항 또는 제3항에 있어서, 상기 컨트롤게이트전극의 한쪽의 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 있어서 상기 채널형성영역의 적어도 제2반도체영역측의 부분에 제4반도체영역을 형성하는 공정을 또 포함하고, 상기 제4반도체영역은 상기 제1반도체영역의 도전형과는 반대의 도전형이고, 상기 제4반도체영역의 불순물농도는 상기 반도체기판의 불순물농도보다 높은 반도체기억장치의 제조방법.
5. 제1항 또는 제2항에 있어서, 상기 플로팅게이트전극의 하부에서 상기 제1반도체영역의 채널형성영역측으로의 연장은 상기 플로팅게이트전극의 하부에서 상기 제2반도체영역의 채널형성영역측으로의 연장보다 큰 반도체기억장치의 제조방법.
6. 제1항 또는 제2항에 있어서, 상기 제1반도체영역의 접합깊이는 상기 제2반도체영역의 접합깊이보다 깊은 반도체기억장치의 제조방법.
7. 주면을 갖는 반도체기판, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 상기 반도체기판내에서 상기 제1반도체영역과 제2반도체영역사이에 형성되는 채널형성영역, 상기 채널형성영역의 상부에 형성된 제1게이트절연막, 상기 제1게이트절연막의 상부에 형성된 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 형성된 제2게이트절연막 및 상기 제2게이트절연막의 상부에 형성된 컨트롤게이트전극으로 이루어지는 메모리셀 및 주변회로를 구성하는 MISFET 를 갖는 반도체기억장치의 제조방법에 있어서, 주면의 메모리셀 형성영역에 있어서 상기 주면의 상부에 제1게이트절연막, 상기 제1게이트절연막의 상부에 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 제2 게이트절연막, 상기 제2 게이트절연막의 상부에 컨트롤게이트전극이 형성되고 또한 상기 주면의 주변회로 형성영역에 있어서 상기 주면의 상부에 MISFET의 게이트절연막 및 상기 게이트절연막의 상부에 상기 MISTET의 게이트전극이 형성된 반도체기판을 준비하는 공정, 상기 메모리셀 형성영역에 있어서 상기 컨트롤게이트전극의 한쪽 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제1반도체영역을 형성하는 공정, 상기 메모리셀 형성영역에 있어서 상기 컨트롤게이트전극의 다른쪽 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제2반도체영역을 형성하는 공정, 상기 주면의 주변회로 형성영역에 있어서 상기 MISFET 의 게이트전극의 한쪽 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제5 반도체영역을 형성하는 공정, 상기 제1, 제2 및 제5반도체영역 형성공정에 있어서의 불순물도입후에 상기 주면의 메모리셀 형성영역에 있어서 상기 컨트롤게이트전극 및 플로팅게이트전극의 측벽에 대해서 자기정합적으로 제1사이드월스페이서를 형성하고 또한 상기 주변회로 형성영역에 있어서 상기 MISFET의 게이트전극의 측벽에 대해서 자기정합적으로 제2사이드월스페이서를 형성하는 공정 및 상기 주면의 주변회로 형성영역에 있어서 상기 제2사이드월스페이서에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 제6 반도체영역을 형성하는 공정을 포함하고, 상기 제1, 제2, 제5 및 제6반도체영역은 동일한 도전형이고, 상기 제1반도체영역 형성공정에 있어서의 불순물의 도즈량은 상기 제2반도체영역 형성공정에 있어서의 불순물의 도즈량보다 높고, 상기 제1반도체영역 형성공정에 있어서의 불순물의 도즈량은 상기 제5반도체영역 형성공정에 있어서의 불순물의 도즈량보다 높고, 상기 제6반도체영역 형성공정에 있어서의 불순물의 도즈량은 상기 제5반도체영역 형성공정에 있어서의 불순물의 도즈량보다 높고,상기 제5반도체영역은 상기 제6반도체영역과 상기 MISFET의 채널형성영역 사이에 형성되고, 상기 제5 및 제6반도체영역은 상기 MISFET의 드레인으로서 작용하고, 캐리어는 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출되는 반도체기억장치의 제조방법.
8. 제7항에 있어서, 상기 제1반도체영역 형성공정에 있어서의 불순물은 As이고, 상기 제2반도체영역 형성공정에 있어서의 불순물은 As이고, 상기 제1반도체영역 형성공정에 있어서의 As의 도즈량은 상기 제2반도체영역 형성공정에 있어서의 As의 도즈량보다 높은 반도체기억장치의 제조방법.
9. 제8항에 있어서, 상기 컨트롤게이트전극의 한쪽 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 상기 제1반도체영역보다 깊은 제3반도체영역을 형성하는 공정을 또 포함하고, 상기 제3반도체영역 형성공정에 있어서의 불순물은 P이고, 상기 제3반도체영역 형성공정에 있어서의 P의 도즈량은 상기 제1반도체영역 형성공정에 있어서의 As의 도즈량보다 낮은 반도체기억장치의 제조방법.
10. 제7항 또는 제8항에 있어서, 상기 컨트롤게이트전극의 한쪽 끝부에 대해서 자기정합적으로 불순물을 도입해서 상기 반도체기판내에 있어서 상기 채널형성영역의 적어도 제2반도체영역측의 부분에 제4반도체영역을 형성하는 공정을 또 포함하고, 상기 제4반도체영역은 상기 제1반도체영역의 도전형과는 반대의 도전형이고, 상기 제4반도체영역의 불순물농도는 상기 반도체기판의 불순물농도보다 높은 반도체기억장치의 제조방법.
11. 제7항 또는 제8항에 있어서, 상기 플로팅게이트전극의 하부에서 상기 제1반도체영역의 채널형성영역측으로의 연장은 상기 플로팅게이트전극의 하부에서 상기 제2반도체영역의 채널형성영역측으로의 연장보다 큰 반도체기억장치의 제조방법.
12. 제7항 또는 제8항에 있어서, 상기 제1반도체영역의 접합깊이는 상기 제2반도체영역의 접합깊이보다 깊은 반도체기억장치의 제조방법.
13. 제7항 또는 제8항에 있어서, 상기 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출할 때 상기 제1반도체영역의 표면이 공핍화하는 것을 억제하는 높은 불순물농도로 형성되는 반도체기억장치의 제조방법.
14. 주면을 갖는 반도체기판, 상기 반도체기판내에 형성된 제1 및 제2반도체영역, 상기 반도체기판내에서 상기 제1반도체영역과 제2반도체영역 사이에 형성되는 채널형성영역, 상기 채널형성영역의 상부에 형성된 제1게이트절연막, 상기 제1게이트절연막의 상부에 형성된 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 형성된 제2게이트절연막 및 상기 제2 게이트절연막의 상부에 형성된 컨트롤 게이트전극으로 이루어지는 메모리셀 및 주변회로를 구성하는 MISFET를 갖는 반도체기억장치의 제조방법에 있어서, 주면의 메모리셀 형성영역에 있어서, 상기 주면의 상부에 제1게이트절연막, 상기 제1게이트절연막의 상부에 플로팅게이트전극, 상기 플로팅게이트전극의 상부에 제2게이트절연막, 상기 제2게이트절연막의 상부에 컨트롤게이트전극이 형성되고 또한 상기 주면의 주변회로 형성영역에 있어서 상기 주면의 상부에 MISFET의 게이트절연막 및 상기 게이트절연막의 상부에 상기 MISFET의 게이트전극이 형성된 반도체기판을 준비하는 공정, 상기 메모리셀 형성영역에 있어서 상기 컨트롤게이트전극의 한쪽의 끝부에 대해서 자기정합적으로 제1불순물을 도입해서 상기 반도체기판내에 제1반도체영역을 형성하는 공정, 상기 메모리셀 형성영역에 있어서 상기 컨트롤게이트전극의 다른쪽의 끝부에 대해서 자기 정합적으로 제1불순물을 도입해서 상기 반도체기판내에 제2반도체영역을 형성하는 공정, 상기 제1불순물도입후에 상기 주면의 메모리셀 형성영역 및 주변회로 형성영역에 있어서 제1절연막을 형성하는 공정 및 상기 제1절연막을 에칭해서 상기 컨트롤게이트전극 및 플로팅게이트전극의 측벽에 대해서 자기정합적으로 제1사이드월스페이서를 형성하고 또한 상기 주변회로 형성영역에 있어서 상기 MISFET의 게이트전극의 측벽에 대해서 자기정합적으로 제2사이드월스페이서를 형성하는 공정을 포함하고, 상기 제1 및 제2반도체영역은 동일한 도전형이고, 상기 제1반도체영역의 제1불순물의 불순물농도는 상기 제2반도체영역의 제1불순물의 불순물농도보다 높고, 캐리어는 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출되는 반도체기억장치의 제조방법.
15. 제14항에 있어서, 상기 플로팅게이트전극의 하부에서 상기 제1반도체영역의 채널형성영역측으로의 연장은 상기 플로팅게이트전극의 하부에서 상기 제2반도체영역의 채널형성영역측으로의 연장보다 큰 반도체기억장치의 제조방법.
16. 제14 또는 제15항에 있어서, 상기 제1반도체영역의 접합깊이는 상기 제2반도체영역의 접합깊이보다 깊은 반도체기억장치의 제조방법.
17. 제14항 또는 제15항에 있어서, 상기 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출할 때 상기 제1반도체영역의 표면이 공핍화하는 것을 억제하는 높은 불순물농도로 형성되는 반도체기억장치의 제조방법.
18. 제1항 또는 제2항에 있어서, 상기 플로팅게이트전극에서 상기 제1반도체영역으로 상기 제1게이트절연막을 통과한 터널링에 의해 방출할 때 상기 제1반도체영역의 표면이 공핍화하는 것을 억제하는 높은 불순물농도로 형성되는 반도체기억장치의 제조방법.