JPH0414255A

JPH0414255A - Ｍｏｓ型半導体装置

Info

Publication number: JPH0414255A
Application number: JP2117342A
Authority: JP
Inventors: Seiichi Aritome; 誠一有留
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-05-07
Filing date: 1990-05-07
Publication date: 1992-01-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ＭＯＳ型半導体装置に係り、特にソース、ド
レイン拡散層の少なくとも一方が共通拡散層である二つ
のＭＯＳトランジスタを持つ半導体装置に関する。

（従来の技術）近年、ＭＯＳ型集積回路の素子の微細化と高集積化が著
しく進んでいる。これに伴い、ＭＯＳトランジスタのゲ
ート長は短くなり、ソース、ドレイン間のパンチスルー
耐圧低下やカットオフ特性劣化か問題となっている。こ
れは特に、ＭＯＳトランジスタのソース、ドレイン拡散
層に対してコンタクト孔形成後に再度不純物拡散を行う
場合に顕著になる。その事情を、ＥＥＦＲＯＭの選択ゲ
ート部に着目して具体的に説明する。

第７図（ａ）　（ｂ）は、ＮＡＮＤセル型ＥＥＰＲＯＭ
の隣接するメモリセルのソース側の４つの選択ゲートト
ランジスタＱ１〜Ｑ４の部分の構造を示す平面図とその
Ａ−Ａ’断面図である。

ｐ型シリコン基板２１に素子分離領域２２で区画された
素子領域が形成され、各素子領域にゲート絶縁膜２３を
介してゲート電極２４　（２４１。

２４２）が形成されている。二つのトランジスタＱｌ、
Ｑ２のゲート電極２４１は、素子分離領域２２上を通っ
て連続的に形成され、同様に残りの二つのトランジスタ
Ｑ３．Ｑ４のゲート電極２４２も、素子分離領域２２上
を通って連続的に形成されている。これらのゲート電極
２４に自己整合的にソース、ドレインのｎ”型拡散層２
５が形成されている。ソース線２８は、コンタクト部２
６で拡散層と接続されて、ゲート電極２４と平行に配設
されている。ソース線２８の拡散層に対するコンタクト
を確実なものとするために、このコンタクト部２６には
、コンタクト孔形成後に重ねて不純物をドープしてｎ＋
型型数散層２７形成されている。

この様な構造において、微細寸法のＭＯＳ）ランジスタ
Ｑ１〜Ｑ４のカットオフ特性を確実にするためには、ｎ
゛型抵拡散層２７拡散深さを浅くして不純物の横方向へ
のしみ出しを抑えることか必要である。ところが、ｎ゛
型抵拡散層２７濃度を低くしてその拡散深さを浅くする
と、ソース線２８のコンタクト抵抗か上昇し、コンタク
トの歩留まりが低下する。したがってｎ″型型数散層２
７、ある程度以上高濃度でかつ深く形成することが要求
される。そうすると、ＭＯＳ）ランジスタのカットオフ
特性やバンチスルー耐圧を十分なものとし、しかもソー
ス線のコンタクト抵抗を十分低くしてコンタクト部の歩
留まりを確保するためには、このコンタクト部２６に十
分なスペースを用意すること、従ってコンタクト部２６
とゲート電極２４との間の距離を十分に確保することが
必要になる。これは、ＮＡＮＤセル型ＥＥＰＲＯＭの一
層の高集積化を阻害する。

同様の問題は、ＥＥＦＲＯＭに限らず、同様の関係を有
する二つ以上のＭＯＳ）ランジスタを含む他のＭＯＳ集
積回路にもある。

（発明が解決しようとする課題）以上のように高集積化したＭＯＳ集積回路において、共
通拡散層を持つＭＯＳ）ランジスタと、その共通拡散層
に対する再拡散コンタクト部を形成した場合、ＭＯＳト
ランジスタのカットオフ特性やバンチスルー耐圧とコン
タクト歩留まりとを両立させることが難しく、−層の高
集積化を進めることができないという問題があった。

本発明は、この様な問題を解決して、ＭＯＳトランジス
タの特性とコンタクト部の歩留まりを両立させて高集積
化を可能としたＭＯＳ型半導体装置を提供することを目
的とする。

［発明の構成コ（課題を解決するための手段）本発明は、半導体基板上に、ソース　ドレイン拡散層の
うち少なくとも一方が共通拡散層として隣接して配置さ
れ、ゲート電極がチャネル領域上から素子分離領域上に
延在して配設された二つのＭＯＳｌ−ランジスタが形成
され、かつ前記共通拡散層に対してコンタクトする配線
が配設されたＭ　ＯＳ型半導体装置において、共通拡散
層に対する配線のコンタクト部が、ゲート電極のうちチ
ャネル領域上にある部分から離れて素子分離領域上に延
在する部分に隣接して設けられていることを特徴とする
。

（作用）本発明によれば、共通拡散層を持つ二つのＭＯＳトラン
ジスタの共通拡散層に対する配線コンタクト部が、チャ
ネル領域部から一定距離離れて形成されるため、その配
線コンタクト部に高濃度にかつ深く再拡散を行って、コ
ンタクト部の歩留まりを確保しながら、しかもＭＯＳト
ランジスタのカットオフ特性やバンチスルー耐圧も十分
に確保することができる。また配線コンタクト部をチャ
ネル領域から離すとはいっても、チャネル領域間の距離
そのものを大きくする必要はないから、高密度集積化を
損なうこともない。

（実施例）以下、本発明の詳細な説明する。

第１図は１．ＮＡＮＤセル型ＥＥＰＲＯＭの実施例の隣
接する二つのＮＡＮＤセル部を示す平面図であり、第２
図（ａ）　（ｂ）はそれぞれ第１図のＡ−Ａ’およびＢ
−Ｂ’断面図である。一つのＮＡＮＤセルに着目してそ
の構成を説明する。ｐ型シリコン基板（またはｎ型基板
に形成されたｐ型ウェル）１の素子分離絶縁膜２で区画
された領域に、この実施例では４個のメモリトランジス
タＭ１〜Ｍ４と２個の選択ゲートトランジスタＳＬ。

Ｓ２によりＮＡＮＤセルか構成されている。素子分離絶
縁膜２の下にはチャネルストップ層１２゜１３が形成さ
れいる。各メモリトランジスタは、基板上に熱酸化によ
り形成された薄いゲート絶縁膜３を介して第１層多結晶
シリコン膜による浮遊ゲート４（４＋〜４４）が形成さ
れ、この上に層間絶縁膜５を介して第２層多結晶シリコ
ン膜による制御ゲート６　（６，〜６４）が積層形成さ
れている。浮遊ゲート４が電荷蓄積層である。各メモリ
トランジスタの制御ゲート６は横方向に配列されるＮＡ
ＮＤセルについて連続的に制御ゲート線ＣＧ　（ＣＧＩ
〜ＣＧ４）として配設され、通常これかワード線となる
。ＮＡＮＤセル内でメモリトランジスタのソース、ドレ
イン拡散層であるｎ型拡散層９は隣接するもの同士で共
用されて４個のメモリトランジスタＭ１〜Ｍ４が直列接
続されている。これら４個のメモリトランジスタのトレ
イン側、ソース側にはそれぞれ選択ゲートトランジスタ
Ｓｌ、Ｓ２が設けられている。これら選択ゲートトラン
ジスタＳＬ、Ｓ２はここではゲート絶縁膜１０を介して
一層で形成されたゲート電極１１１．１１２を示してい
るが、実際はこれらのゲート電極はメモリトランジスタ
部と同じ２層多結晶シリコン膜を用いて構成される。こ
れらのゲート電極１１も制御ゲート線と平行に連続的に
配設されて、選択ゲート線ＳＤ、ＳＳとなる。素子形成
された基板上はＣＶＤ絶縁膜７により覆われ、この上に
ビット線８が配設されている。ビット線８は、一方の選
択ゲートトランジスタＳｌのドレイン側拡散層９にコン
タクトしている。このドレイン拡散層９には、コンタク
トを良好にするためコンタクト孔を通して重ねてｎ型不
純物かドープされている。他方の選択ゲートトランジス
タＳ２のソース側拡散層９は複数のＮＡＮＤセルの共通
拡散層として形成され、これにコンタクト部１６てコン
タクトするソース線１８が配設される。

図では、二つのＮＡＮＤセルを示しているが、実際には
多くのＮＡＮＤセルが配列され、それらの制御ゲートお
よび選択ゲートは素子分離領域上を通って連続的に配設
される。

第１図において、ソース線１８のコンタクト部１６に着
目すると、コンタクト部１６は、隣接する二つの選択ゲ
ートトランジスタＳ２．Ｓ２のチャネル領域から等距離
の位置すなわち二つのチャネル領域から最も離れた位置
に形成されている。

換言すれば、コンタクト部１６は、選択ゲートトランジ
スタＳ２のゲート電極１１２のうちチャネル領域上の部
分てはなく、素子分離絶縁膜２上に延在する部分に隣接
する位置に設けられている。

第３図は上述のソース側選択ゲートトランジスタ８２部
の構造を拡大して示す平面図であり、第４図（ａ）〜（
ｃ）はそのＡ−Ａ’、Ｂ−Ｂ’およびｃ−ｃ’断面図で
ある。ソース線１８の拡散層にたいするコンタクト部１
６は前述のように素子分離領域に隣接し、選択ゲートト
ランジスタＳ２のチャネル領域からは離れて形成されて
いる。このコンタクト部１６には、コンタクト孔形成後
にｎ型拡散層９に重ねて再拡散を行ってｎ″型抵拡散層
１７形成されている。

第５図（ａ）〜（ｄ）は、上述のソース側選択ゲートト
ランジスタＳ１部の製造工程を、第４図（Ｃ）の断面に
着目して示したものである。ｐ型シリコン基板１上に通
常のＬＯＣＯ３法によって素子分離絶縁膜２を形成する
（第５図（ａ））。ついて例えば、９００℃のＨ（４）
酸化によって約４３０人のゲート絶縁膜１０を形成し、
この上にＣＶＤ法によって多結晶シリコン膜を堆積して
ＰＯＣＮｉを含むガス中で９００℃、３０分熱処理して
多結晶シリコン膜にリンを拡散させる。そしてこの多結
晶シリコン膜をバターニングしてゲート電極１１を：形
成する。ついでゲート電極をマスクとしてリンを例えば
、１００ｋｅＶ、５　Ｘ　１０１３／ｃｒｎ２の条件で
イオン注入してｎ型拡散層９を形成する（第５図（ｂ）
）。その後ＣＶＤ法により層間絶縁膜７を例えば１μｍ
堆積し、これにソース線コンタクト孔を開ける。次に共
通ソース線の一部となる多結晶シリコン膜１８□を堆積
して、その後たとえばリンを、５０　ｋ　ｅ　Ｖ。

１×１０１５／ｃｍ２の条件でイオン注入し、９５０℃
で３０分熱処理して多結晶シリコン膜１８１を低抵抗化
すると同時に、コンタクト孔にはｎ型層９に重ねて高濃
度の深いｎ＋型型数散層１７形成する（第５図（Ｃ））
。その後モリブデン・シリサイド膜１８２を３０００人
堆積し、これをパターニングし、て共通ソース線１８を
形成する（第５図（ｄ））。

この実施例のＮＡＮＤセル型ＥＥＰＲＯＭの動作を、メ
モリトランジスタＭ１〜Ｍ４からなるＮＡＮＤセルに着
目して次に説明する。データ消去および書き込みは、メ
モリトランジスタの浮遊ゲートと基板間のＦ−Ｎ）ンネ
リングを利用した電荷のやり取りにより行われる。

まずデータ消去は、全ての制御ゲート線ＣＧＩ〜ＣＧ４
および選択ゲート線ＳＤ、ＳＳを０■とし、ビット線を
フローティングとして、基板］に１８Ｖ程度の高電位を
印加する。これによりＮＡＮＤセルを構成する全てのメ
モリトランジスタにおいて浮遊ゲートの電子が基板に放
出され、しきい値が負方向に移動した消去状態が得られ
る。

データ書き込みは、ビット線から遠い方のメモリトラン
ジスタから順に行う。まずメモリトランジスタＭ４での
書き込みは、選択された制御ゲート線ＣＧ４に２０Ｖの
高電位を与え、これ以外の全ての制御ゲート線ＣＧＩ−
ＣＧ３および選択ゲート線ＳＤに中間電位としてＩＯＶ
を印加し、ビット線にはデータに応じてＯｖまたは］、
　ＯＶを与える。これにより、ビット線にＯＶが与えら
れたＮＡＮＤセルのメモリトランジスタＭ４てはドレイ
ンから浮遊ゲートに電子がトンネル注入され、しきい値
が正方向に移動した状態が得られる。ビット線電位がＩ
ＯＶのときはこのしきい値変化はなく、元の状態に保た
れる。以下順に制御ゲート線ＣＧ３．ＣＧ２．ＣＧＩに
高電位を与えて同様にしてデータ書き込みを行う。

データ読出しは、選択された制御ゲート線に０■、それ
よりビット線側の制御ゲート線および選択ゲート線には
５■程度の電位をあたえ、ビット線にＴＶ程度の電位を
あたえて、電流が流れるか否かを検出することにより行
う。

この実施例によれば、隣接する二つの選択ゲートトラン
ジスタの共通ソース拡散層に対するソース線のコンタク
ト部が各トランジスタのチャネル領域近傍ではなく、こ
れら両トランジスタのチャネル領域から等距離の位置に
素子分離領域に近接して配置されるため、再拡散コンタ
クト部を十分高濃度で深く形成しても、カットオフ特性
の劣化がなく、パンチスルーも確実に防止される。した
がって高密度で信頼性の高いＥＥＰＲＯＭが得られる。

本発明は上記実施例に限られない。即ちＮＡＮＤセル型
ＥＥＰＲＯＭの他、ソース、ドレイン拡散層の少なくと
も一方か共通拡散層となる二つのＭＯＳ）ランジスタを
含む他のＭＯＳ型集積回路に同様に本発明を適用するこ
とができる。

その場合、二つのＭＯＳトランジスタの共通拡散層とそ
れに対する配線のコンタクト部の関係をまとめて概念的
に説明すれば、次の通りである。

第６図（ａ）は、素子分離領域３３上を通って連続する
ケート電極３１を有する二つのＭＯＳトランジスタのソ
ース、ドレイン拡散層３２のうち一方か共通拡散層であ
り、これにゲート電極３１と平行に走る配線３４が接続
される場合を示している。この場合、配線３４の拡散層
３２に対するコンタクト部は、素子分離領域３３の二つ
のチャネル領域ＣＨ１，ＣＨ２には接しない辺に接する
拡散層領域、即ち図の斜線領域Ａ内にコンタクト中心か
くるようにすればよい。第６図（ｂ）は、着目する二つ
のＭＯＳトランジスタのゲート電極３１１、’３１２が
別々に平行して走り、その間に共通拡散層３２か設けら
れる場合である。この場合にも、共通拡散層３２に対す
る配線３４のコンタクト部は、これら二つのＭＯＳ）ラ
ンジスタのチャネル領域ＣＨＩ、ＣＨ２に挾まれる領域
を除いて、やはり素子分離領域３３のチャネル領域ＣＨ
Ｉ、ＣＨ２には接しない辺に接する拡散層領域、即ち図
の斜線領域Ｂ内にコンタクト中心がくるようにすればよ
い。この様にコンタクト部の位置を設定することによっ
て、上記実施例で説明したと同様の効果が得られる。

［発明の効果コ以上述べたように本発明によれば、共通拡散層を持つＭ
ＯＳ）ランジスタの共通拡散層に対する配線コンタクト
部の位置を選ぶことによって、ＭＯＳ）ランジスタの特
性を劣化させることなく、またコンタクト部の歩留まり
を低下させることなく、ＭＯＳ）ランジスタの高集積化
を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＮＡＮＤセル型ＥＥＰＲＯ
Ｍの要部構成を示す平面図、第２図（ａ）　、　　（ｂ
）はそれぞれ第１図のＡ−Ａ’およびＢ−Ｂ’断面図、第３図は第１図のソース側選択ゲートトランジスタ部を
拡大して示す平面図、第４図（ａ）　（ｂ）および（Ｃ）はそれぞれ第３図の
Ａ−Ａ’　　Ｂ−Ｂ’およびｃ−ｃ’断面図、第５図（
ａ）〜（（１）は同じくソース側選択ゲート部の製造工
程を示す断面図、第６図（ａ）　（ｂ）は本発明での配線コンタクト部の
位置選択の基準を概念的に説明するための図、第７図（
ａ）　（ｂ）は従来のＮＡＮＤセル型ＥＥＰＲＯＭでの
ソース側選択ゲート部およびソース線部の構成を示す平
面図とそのＡ−Ａ’断面図である。１・・・ｐ型シリコン基板、２・・・素子分離絶縁膜、
３・・・ゲート絶縁膜、４・・・浮遊ゲート、５・・・
層間絶縁膜、６・・・制御ゲート、７・・・層間絶縁膜
、８・・・ビット線、９・・・ソース、ドレイン拡散層
、１０・・ゲート絶縁膜、１１１．１１□・・・ゲート
電極、１６・・・コンタクト部、１７・・・再拡散層、
１８・・・ソース線。出願人代理人　弁理士　鈴江武彦１”Ｂ第２図第１図第図第図Ａ第図第図

Claims

【特許請求の範囲】

（１）半導体基板上に、ソース、ドレイン拡散層のうち
少なくとも一方が共通拡散層として隣接して配置され、
ゲート電極がチャネル領域上から素子分離領域上に延在
して配設された二つのＭＯＳトランジスタが形成され、
かつ前記共通拡散層にコンタクトする配線が配設された
ＭＯＳ型半導体装置において、前記配線の前記共通拡散層に対するコンタクト部が、前
記ゲート電極のうちチャネル領域上にある部分から離れ
て素子分離領域上に延在する部分に隣接して設けられて
いることを特徴とするＭＯＳ型半導体装置。
（２）前記ＭＯＳトランジスタがＮＡＮＤセル型ＥＥＰ
ＲＯＭの共通ソース側の選択ゲートトランジスタである
請求項１記載のＭＯＳ型半導体装置。